申请/专利权人：中国人民解放军国防科技大学

申请日：2023-09-26

公开（公告）日：2024-04-05

公开（公告）号：CN117831586A

主分类号：G11C11/41

分类号：G11C11/41;H10B10/00;G11C11/413

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.04.23#实质审查的生效;2024.04.05#公开

摘要：本发明公开了纳米CMOS工艺下一种基于DICE版图交织加固单元的SRAM实现方法，包括SRAM结构，SRAM结构包括时钟控制模块、第一行译码器、第二行译码器、列译码器、第一存储阵列、第二存储阵列、第三存储阵列、第四存储阵列，第一存储阵列、第二存储阵列、第三存储阵列、第四存储阵列内均设置DICE单元，本发明提出了新的版图级加固方法：把两个DICE单元相互穿插，拉大敏感节点距离。大大降低了粒子轰击到多个敏感节点的造成多位翻转的概率；入射的角度改变会使得重粒子入射时轨迹经过了多个敏感节点，造成多个敏感节点翻转。此结构能使入射的角度改变造成的多个敏感节点翻转有效的恢复。

主权项：1.纳米CMOS工艺下一种基于DICE版图交织加固单元的SRAM实现方法，包括SRAM结构，其特征在于：所述SRAM结构包括时钟控制模块1、第一行译码器2、第二行译码器3、列译码器4、第一存储阵列5、第二存储阵列6、第三存储阵列7、第四存储阵列8，所述时钟控制模块1分别连接第一行译码器2和列译码器4，所述第一行译码器2分别连接第二行译码器3和第三行译码器9，所述列译码器分4别连接第一列选择器10和第二列选择器11，所述第一列选择器10连接第一存储阵列5，所述第二列选择器11连接第二存储阵列6，所述第三行译码器9分别连接第一存储阵列5和第二存储阵列6，所述第二行译码器3分别连接第三存储阵列7和第四存储阵列8。

全文数据：

权利要求：

百度查询： 中国人民解放军国防科技大学 纳米CMOS工艺下一种基于DICE版图交织加固单元的SRAM实现方法

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