申请/专利权人：深圳比特微电子科技有限公司

申请日：2023-08-08

公开（公告）日：2024-04-05

公开（公告）号：CN116700670B

主分类号：G06F7/52

分类号：G06F7/52

优先权：

专利状态码：有效-授权

法律状态：2024.04.05#授权;2023.09.22#实质审查的生效;2023.09.05#公开

摘要：本公开涉及乘累加电路、包含该乘累加电路的处理器和计算装置。一种乘累加电路包括至少一个乘累加单元和求和单元。乘累加单元包括：乘法子电路，被配置为接收乘数并对其求积；累加子电路，其输入端耦接到乘法子电路的输出端，累加子电路被配置为接收乘法子电路的输出并对其累加；以及控制子电路，其输入端耦接到累加子电路的输出端并且其输出端提供乘累加单元的输出端，控制子电路被配置为接收控制信号和累加子电路的输出并根据控制信号而控制是否在控制子电路的输出端提供累加子电路的输出。求和单元的输入端耦接到所述至少一个乘累加单元的输出端。求和单元被配置为接收所述至少一个乘累加单元的输出并对其求和。

主权项：1.一种乘累加电路，被配置为计算多对乘数的乘积之和，所述乘累加电路包括：至少一个乘累加单元，所述乘累加单元包括：乘法子电路，被配置为接收所述多对乘数中的相应乘数并对其求积，累加子电路，所述累加子电路的输入端耦接到所述乘法子电路的输出端，所述累加子电路被配置为接收所述乘法子电路的输出并对其累加，以及控制子电路，所述控制子电路的输入端耦接到所述累加子电路的输出端，所述控制子电路的输出端提供所述乘累加单元的输出端，所述控制子电路被配置为接收控制信号和所述累加子电路的输出并根据所述控制信号而控制是否在所述控制子电路的输出端提供所述累加子电路的输出；以及求和单元，所述求和单元的输入端耦接到所述至少一个乘累加单元的输出端，所述求和单元包括附加寄存器组，所述附加寄存器组的输出端提供所述求和单元的输出端并且所述附加寄存器组的输出端进一步耦接到所述求和单元的输入端，所述求和单元被配置为接收所述至少一个乘累加单元的输出并对其累加。

全文数据：

权利要求：

百度查询： 深圳比特微电子科技有限公司 乘累加电路、包含该乘累加电路的处理器和计算装置

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