申请/专利权人：安徽大学;合肥市微电子研究院有限公司

申请日：2024-01-26

公开（公告）日：2024-04-09

公开（公告）号：CN117636945B

主分类号：G11C11/407

分类号：G11C11/407;H03K19/21

优先权：

专利状态码：有效-授权

法律状态：2024.04.09#授权;2024.03.19#实质审查的生效;2024.03.01#公开

摘要：本发明属于集成电路领域，具体涉及一种5bit带符号位的同或与同或累加运算电路、CIM电路。其具有数据存储和逻辑运算功能，该电路包括8T‑SRAM单元，以及由N1~N6，P1、P2构成的计算单元；N1的漏极接输出位线IBL1，N1的源极接N3的漏极；N2的漏极接输出位线IBL2，N2的源极接N4的漏极；P1的源极接输出位线CBL1，P1的漏极接N5的漏极；P2的源极接输出位线CBL2，P2、N6的漏极相连；N1、N2、P1和P2的栅极接运算节点FO；N3和N5的栅极接输入信号线INH；N4和N6的栅极接输入信号线INL；N3~N6的源极接地；本发明可以大幅提高神经网络中同或运算的数据处理效率。

主权项：1.一种5bit带符号位的同或运算电路，其特征在于，其具有数据存储和逻辑运算功能，所述逻辑运算功能包括计算一个带符号的5bit数与单比特权重之间的乘积；所述同或运算电路包括一个由反相器INV1、INV2，以及NMOS管M1~M4构成的8T-SRAM单元，以及一个由NMOS管N1~N6，以及PMOS管P1、P2构成的计算单元；在8T-SRAM单元中，INV1、INV2首尾相连构成包含存储节点Q和QB的锁存器，存储节点Q与M1和M3的源极相连，存储节点QB与M2和M4的源极相连；M1和M2的栅极接字线WL；M1和M2的漏极分别接位线BL和BLB；M3和M4的栅极分别接符号位控制线FP和FN；M3和M4的漏极相连作为运算节点FO；在计算单元中，N1的漏极接输出位线IBL1，N1的源极接N3的漏极；N2的漏极接输出位线IBL2，N2的源极接N4的漏极；P1的源极接输出位线CBL1，P1的漏极接N5的漏极；P2的源极接输出位线CBL2，P2的漏极接N6的漏极；N1、N2、P1和P2的栅极接运算节点FO；N3和N5的栅极接输入信号线INH；N4和N6的栅极接输入信号线INL；N3~N6的源极接地；其中，NMOS晶体管N1的宽长比是N2的两倍，N3是N4的两倍，N5是N6的两倍；PMOS晶体管P1的宽长比是P2的两倍。

全文数据：

权利要求：

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