申请/专利权人：中科亿海微电子科技(苏州)有限公司

申请日：2024-03-18

公开（公告）日：2024-04-16

公开（公告）号：CN117891430A

主分类号：G06F7/544

分类号：G06F7/544;G06F7/523;G06F7/50;G06F7/57;G06F7/483

优先权：

专利状态码：在审-公开

法律状态：2024.04.16#公开

摘要：本发明提供的一种应用于FPGA嵌入式DSP的浮点乘加结构，包括一阶浮点乘加结构及加法器单元，一阶浮点乘加结构包括用于分割数据成符号位、指数位以及尾数位的数据预处理单元，乘法器以及加法运算通路；经分割的尾数位进入乘法器进行数据处理得到乘法结果；所述加法运算通路至少包括：对阶运算部件，移位器，ALU单元，前导零探测模块，加法运算通路规格化及舍入模块；根据设置的精度不同，经乘法器或加法运算通路处理后分别将数据输出至加法器单元进行运算得出最终的乘加运算结果。该技术方案的有益效果在于，在乘法器内设计两路加法运算通过组成一阶乘加结构，在配合加法器单元可以实现多种精度的浮点数、定点数运算，能够减少开销，提高运算密度。

主权项：1.一种应用于FPGA嵌入式DSP的浮点乘加结构，其特征在于：包括一阶浮点乘加结构及加法器单元，所述一阶浮点乘加结构包括用于分割数据成符号位、指数位以及尾数位的数据预处理单元，符号位模块，指数位模块，乘法器以及加法运算通路；经分割的尾数位进入乘法器进行数据处理得到乘法结果；所述加法运算通路至少包括：对分割的指数位进行对阶处理的对阶运算部件，对阶处理后的指数位以及乘法器处理得到的乘法结果进行移位运算的移位器，用于移位器运算结果加减运算的ALU单元，用于探测数据中的首“1”位置的前导零探测电路，用于ALU单元运算结果规格化及舍入操作的加法运算通路规格化及舍入模块；根据对精度选择的不同，经乘法器或加法运算通路处理后的数据分别输出至多路选择器，由多路选择器选择输出结果至加法器单元进行运算得出最终的乘加运算结果。

全文数据：

权利要求：

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