申请/专利权人：无锡中微爱芯电子有限公司

申请日：2016-11-15

公开（公告）日：2024-04-16

公开（公告）号：CN108075770B

主分类号：H03L7/081

分类号：H03L7/081;H03L7/18

优先权：

专利状态码：有效-授权

法律状态：2024.04.16#授权;2018.06.19#实质审查的生效;2018.05.25#公开

摘要：本发明公开了延迟锁定环技术领域的一种数字延迟锁定环，包括鉴相器，所述鉴相器的输出端分别通过down信号和stand信号连接有加减计数器的输入端，所述加减计数器的输出端均与四组延迟线的输入端电性连接，四组所述延迟线的输出端与相位同步模块的输入端电性连接，该装置的输入参考时钟ref可经过多次分频，通过一个延迟线的单元延迟得到；反馈时钟fb也可经过多次分频通过一个延迟线的单元延迟得到，这样加减计数器中的延时单元不受工艺和装置自身工作时钟的限制，大大提高时钟锁定精度，且时钟锁定精度不受流片工艺限制，同时可根据装置工作时钟频率和精度要求灵活设定分频数。

主权项：1.一种数字延迟锁定环，包括鉴相器1，其特征在于：所述鉴相器1的输出端分别通过down信号和stand信号连接有加减计数器2的输入端，所述加减计数器2的输出端均与四组延迟线3的输入端电性连接，四组所述延迟线3的输出端与相位同步模块4的输入端电性连接，所述相位同步模块4的输入端与四组延迟线3的输出端之间设有非门5，所述相位同步模块4的输出端与八组与非门6的输入端电性连接，八组所述与非门6的移位脉冲输入端均通过stand信号与加减计数器2的输入端连接，所述鉴相器1包括Q1触发器102，所述Q1触发器102的输出端并接有与非门6和或非门100的输入端口，所述与非门6的移位脉冲输入端串接有Q2触发器101的高电平输出端口，所述或非门100的移位脉冲输入端串接有Q2触发器101的低电平输出端口，所述Q2触发器101的输入端并接有Q1触发器102的输入端和第一放大器103的输出端，所述Q2触发器101的移位脉冲输入端串接有第三放大器105的输出端，所述Q1触发器102的移位脉冲输入端串接有第二放大器104的输出端，所述第一放大器103、第二放大器104和第三放大器105的输入端均串接有四分频106。

全文数据：一种数字延迟锁定环技术领域[0001]本发明涉及延迟锁定环技术领域，具体为一种数字延迟锁定环。背景技术[0002]随着VLSI的性能不断提高，时钟的偏斜和抖动对系统性能的影响日益明显。因此，锁相环和延迟锁定环越来越多地被引入芯片设计，用于产生稳定的系统时钟，数字延迟锁定环的特点是面积比较大，但是它的电源电压更低、功耗明显减少;其次，数字延迟锁定环主要部件是数字延迟线，它通常由简单的数字逻辑单元构成，这大大简化设计难度并利于工艺移植，再者，由于数字延迟锁定环的相位信息以数字状态存储，可以很快地从睡眠模式中被唤醒，因此在当今大规模高速低功率集成电路设计中，数字延迟锁定环得到广泛的应用，然而现有的数字延迟锁定环的工作时钟频率受限于加减计数器最小延时单元，最终影响锁定精度，同时在选择工艺时，比较困难，为此，我提出一种数字延迟锁定环。发明内容[0003]本发明的目的在于提供一种数字延迟锁定环，以解决上述背景技术中提出的现有数字延迟锁定环的工作时钟频率受限于加减计数器最小延时单元，最终影响锁定精度，同时在选择工艺时，比较困难的问题。[0004]为实现上述目的，本发明提供如下技术方案:一种数字延迟锁定环，包括鉴相器，所述鉴相器的输出端分别通过down信号和stand信号连接有加减计数器的输入端，所述加减计数器的输出端均与四组延迟线的输入端电性连接，四组所述延迟线的输出端与相位同步模块的输入端电性连接，所述相位同步模块的输入端与四组延迟线的输出端之间设有非门，所述相位同步模块的输出端与八组与非门的输入端电性连接，八组所述与非门的移位脉冲输入端均通过stand信号与加减计数器的输入端连接，所述鉴相器包括Q1触发器，所述Q1触发器的输出端并接有与非门和或非门的输入端口，所述与非门的移位脉冲输入端串接有Q2触发器的高电平输出端口，所述或非门的移位脉冲输入端串接有Q2触发器的低电平输出端口，所述Q2触发器的输入端并接有Q1触发器的输入端和第一放大器的输出端，所述Q2触发器的移位脉冲输入端串接有第三放大器的输出端，所述Q1触发器的移位脉冲输入端串接有第二放大器的输出端，所述第一放大器、第二放大器和第三放大器的输入端均串接有四分频。[0005]优选的，所述加减计数器为十进制加减计数器。[0006]优选的，所述延迟线为光波导延迟线。[0007]与现有技术相比，本发明的有益效果是:该装置中A是输入时钟;ref经过四分频，通过一个延迟线的单元延迟得到，B是反馈时钟fb经过四分频直接连通过来得到，C是反馈时钟fb经过四分频通过一个延迟线的单元延迟得到，Q1和Q2触发器的输出端，不直接产生down信号和stand信号，而是经过延时与非再产生，这样避免产生毛刺，Q1触发器输出端在上电复位时置为1，防止产生错误的stand信号，上电时为低电平，当鉴相器第一次产生locked信号后，stand信号一直为高;在电路刚上电时，强制把down信号拉为低，使加减计数器做加1运算，锁定后，down信号恢复正常，该装置的输入参考时钟ref可经过多次分频，通过一个延迟线的单元延迟得到;反馈时钟fb也可经过多次分频通过一个延迟线的单元延迟得到，这样加减计数器中的延时单元不受工艺和装置自身工作时钟的限制，大大提高时钟锁定精度，且时钟锁定精度不受流片工艺限制，同时可根据装置工作时钟频率和精度要求灵活设定分频数。附图说明[0008]图1为本发明原理图；[0009]图2为本发明鉴相器原理图。[0010]图中：1鉴相器、100或非门、101Q2触发器、102Q1触发器、103第一放大器、104第二放大器、105第三放大器、106四分频、2加减计数器、3延迟线、4相位同步模块、5非门、6与非门。具体实施方式[0011]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。[0012]请参阅图1-2,本发明提供一种技术方案:一种数字延迟锁定环，包括鉴相器1，所述鉴相器1的输出端分别通过down信号和stand信号连接有加减计数器2的输入端，所述加减计数器2的输出端均与四组延迟线3的输入端电性连接，四组所述延迟线3的输出端与相位同步模块4的输入端电性连接，所述相位同步模块4的输入端与四组延迟线3的输出端之间设有非门5,所述相位同步模块4的输出端与八组与非门6的输入端电性连接，八组所述与非门6的移位脉冲输入端均通过stand信号与加减计数器2的输入端连接，所述鉴相器1包括Q1触发器102,所述Q1触发器102的输出端并接有与非门6和或非门100的输入端口，所述与非门6的移位脉冲输入端串接有Q2触发器101的高电平输出端口，所述或非门100的移位脉冲输入端串接有Q2触发器1〇1的低电平输出端口，所述Q2触发器1〇1的输入端并接有Q1触发器102的输入端和第一放大器103的输出端，所述Q2触发器101的移位脉冲输入端串接有第三放大器105的输出端，所述Q1触发器102的移位脉冲输入端串接有第二放大器104的输出端，所述第一放大器103、第二放大器104和第三放大器105的输入端均串接有四分频1〇6。[0013]其中，所述加减计数器2为十进制加减计数器，所述延迟线3为光波导延迟线，光波导延迟线的延时精度高，有高的工作频率，单位长度损耗低，体积小、重量轻、抗电磁干扰能力强;高集成化程度，其采用聚合物材料还具有低介电常数、高电光系数和高热光系数等优点。[0014]工作原理:通过调节延迟线3的延迟时间，使装置的输出时钟相位与参考时钟一致，在没有进入装置电路处理之前，输出时钟相位落后于参考时钟，经过装置电路处理以后，输出时钟相位延时了一定的时间单位，从而消除两个时钟的相位差，其中，延迟线3由一系列延迟时间固定的延迟单元构成，延迟时间为t，鉴相器1通过对反馈时钟fb延时，形成一个时间窗口，该窗口对输入时钟ref进行采样，g|3B和C对A采样，采样结果通过组合逻辑产生大小标志信号down和锁定标志信号stand，这两个标志信号用来控制加减计数器2工作，由于鉴相器1的精度是一个延时单元周期Tdly，将fb四分频106后的时钟延时1个时钟周期后，获得C，通过选取合适的延迟线3的级数值m，使得B和C两个时钟信号的边沿一左一右牢牢地“夹住”参考时钟A的边沿，从而达到锁相的目的，选择何值作为B和C的延迟，该值必须要大于装置的精度Tdly，否则B和C的两个边沿是不可能一左一右“夹住”参考时钟A的边沿；另夕卜，该值如果过大，会导致“夹住”参考时钟A边沿的m值不唯一，因此选取1.5Tdly，可以保证有且只有一个参考时钟A边沿被捕获到，并把这个状态作为相位差为零的标志，加减计数器2在此基础上加一或减一，进而使延迟线3中参与工作的延迟单元个数加一或减一，以此控制总延迟时间增加或减少，这个过程将被重复执行，直到输入和输出的相差为零时止，A是输入时钟ref经过四分频106，通过一个延迟线3的单元延迟得到，B是反馈时钟fb经过四分频106直接连通过来得到，C是反馈时钟fb经过四分频106通过一个延迟线3的单元延迟得至IJ，Q1和Q2触发器的输出端，不直接产生down信号和stand信号，而是经过延时与非再产生，这样避免产生毛刺，Q1触发器输出端在上电复位时置为1，防止产生错误的stand信号，上电时为低电平，当鉴相器1第一次产生locked信号后，stand信号一直为高;在电路刚上电时，强制把down信号拉为低，使加减计数器2做加1运算，锁定后，down信号恢复正常，该装置的输入参考时钟ref可经过多次分频，通过一个延迟线3的单元延迟得到；反馈时钟fb也可经过多次分频通过一个延迟线3的单元延迟得到，这样加减计数器2中的延时单元不受工艺和装置自身工作时钟的限制，大大提高时钟锁定精度，且时钟锁定精度不受流片工艺限制，同时可根据装置工作时钟频率和精度要求灵活设定分频数。_[0015]尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

权利要求：1.一种数字延迟锁定环，包括鉴相器a，其特征在于:所述鉴相器a的输出端分别通过down信号和stand信号连接有加减计数器2的输入端，所述加减计数器2的输出端均与四组延迟线（3的输入端电性连接，四组所述延迟线⑶的输出端与相位同步模块4的输入端电性连接，所述相位同步模块⑷的输入端与四组延迟线⑶的输出端之间设有非门⑸，所述相位同步模块⑷的输出端与八组与非门⑹的输入端电性连接，八组所述与非门6的移位脉冲输入端均通过stand信号与加减计数器2的输入端连接，所述鉴相器1包括Q1触发器（102，所述Q1触发器（1〇2的输出端并接有与非门（6和或非门（100的输入端口，所述与非门（6的移位脉冲输入端串接有Q2触发器（101的高电平输出端口，所述或非门（100的移位脉冲输入端串接有Q2触发器（101的低电平输出端口，所述Q2触发器（1〇1的输入端并接有Q1触发器（102的输入端和第一放大器（1〇3的输出端，所述Q2触发器101的移位脉冲输入端串接有第三放大器（1〇5的输出端，所述Q1触发器（102的移位脉冲输入端串接有第二放大器（104的输出端，所述第一放大器103、第二放大器104和第三放大器105的输入端均串接有四分频106。、2.根据权利要求1所述的一种数字延迟锁定环，其特征在于:所述加减计数器2为十进制加减计数器。3.根据权利要求1所述的一种数字延迟锁定环，其特征在于:所述延迟线（3为光波导延迟线。

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