申请/专利权人：美商新思科技有限公司

申请日：2021-01-28

公开（公告）日：2024-04-16

公开（公告）号：CN113255267B

主分类号：G06F30/3312

分类号：G06F30/3312;G06F30/331;G06F119/12

优先权：["20200128 US 62/966,822","20210126 US 17/159,056"]

专利状态码：有效-授权

法律状态：2024.04.16#授权;2021.08.31#实质审查的生效;2021.08.13#公开

摘要：本公开的实施例涉及使用现场可编程门阵列FPGA重新编程检测仿真中的时序违规。一种检测在硬件仿真系统中被仿真的电路设计中的第一序列元件和第二序列元件之间的时序违规的方法，该方法部分地包括：确定分别应用于第一序列元件和第二序列元件的第一时钟与第二时钟之间的时序关系；将设置在第一序列元件与第二序列元件之间的组合逻辑重新配置为一个或多个缓冲器；基于时序关系，将跨一个或多个缓冲器的延迟设定为硬件仿真系统的一个或多个时钟周期；根据延迟对第一时钟和第二时钟重新编程；以及如果第一触发器的输出中的改变在延迟内未被存储在第二触发器中，则检测到时序违规。

主权项：1.一种检测在硬件仿真系统中被仿真的电路设计中的第一序列元件和第二序列元件之间的时序违规的方法，所述方法包括：确定分别应用于所述第一序列元件和所述第二序列元件的第一时钟与第二时钟之间的时序关系；将设置在所述第一序列元件与所述第二序列元件之间的组合逻辑重新配置为一个或多个缓冲器；基于所述时序关系，将跨所述一个或多个缓冲器的延迟设定为所述硬件仿真系统的一个或多个时钟周期；根据所述延迟对所述第一时钟和所述第二时钟重新编程；以及如果基于重新编程的所述第一时钟和所述第二时钟的所述第一序列元件的输出中的改变未被存储在所述第二序列元件中，则检测到时序违规。

全文数据：

权利要求：

百度查询： 美商新思科技有限公司 使用现场可编程门阵列FPGA重新编程检测仿真中的时序违规

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