申请/专利权人：高通股份有限公司

申请日：2020-08-26

公开（公告）日：2024-04-19

公开（公告）号：CN117914461A

主分类号：H04L7/033

分类号：H04L7/033;G06F13/42;H04L7/027;H04L7/00;H04L25/49;H04L25/14

优先权：["20191025 US 62/925,916","20200825 US 17/001,801"]

专利状态码：在审-实质审查的生效

法律状态：2024.05.07#实质审查的生效;2024.04.19#公开

摘要：公开了用于通过多线、多相接口进行通信的方法、装置和系统。一种时钟恢复方法包括：生成包括转变脉冲的组合信号，每个转变脉冲对表示三线总线中的一对导线的信令状态的差异的差信号中的转变进行响应而被生成。组合信号被提供给逻辑电路，该逻辑电路被配置为提供时钟信号作为其输出，其中组合信号中的脉冲使时钟信号被驱动到第一状态。逻辑电路接收复位信号，该复位信号通过延迟到第一状态的转变同时在无附加延迟的情况下传递从第一状态的转变而从时钟信号被导出。在传递时钟信号到第一状态的转变之后，从第一状态驱动时钟信号。

主权项：1.一种时钟恢复装置，包括：脉冲合并电路，具有多个输入，多个延迟电路，所述多个延迟电路中的每个多个延迟电路与所述多个输入中的相应输入相关联；多个逻辑门，所述多个逻辑门中的每个逻辑门具有耦合到所述多个输入中的所述相应输入和所述多个延迟电路中的相应延迟电路的第一输入，其中所述多个逻辑门中的每个逻辑门包括异或门，以及逻辑电路，具有耦合到所述多个逻辑门的多个输出的多个输入，以及耦合到所述脉冲合并电路的输出的输出；以及时钟恢复电路，具有序列逻辑电路和延迟电路，其中所述序列逻辑电路的时钟输入耦合到所述脉冲合并电路的输出，所述序列逻辑电路的输出耦合到所述延迟电路的输入，并且所述延迟电路的输出耦合到所述序列逻辑电路的复位输入。

全文数据：

权利要求：

百度查询： 高通股份有限公司 用于高速下一代C-PHY的小环路延迟时钟和数据恢复块

免责声明
1、本报告根据公开、合法渠道获得相关数据和信息，力求客观、公正，但并不保证数据的最终完整性和准确性。
2、报告中的分析和结论仅反映本公司于发布本报告当日的职业理解，仅供参考使用，不能作为本公司承担任何法律责任的依据或者凭证。

阅读全文 双屏查看 官方信息 专利公告 收藏专利 下载PDF 下载WORD