申请/专利权人：亚德诺半导体国际无限责任公司

申请日：2019-06-03

公开（公告）日：2024-04-19

公开（公告）号：CN110557117B

主分类号：H03L7/06

分类号：H03L7/06;H03L7/099

优先权：["20180604 US 15/997,557"]

专利状态码：有效-授权

法律状态：2024.04.19#授权;2021.06.18#实质审查的生效;2021.04.16#专利申请权的转移;2019.12.10#公开

摘要：本主题技术通过使输出上升边缘与输入上升边缘同时发生来除去锁相环PLL中的延迟源。本主题技术使用与输入参考信号路径中相同的电路配置和偏置电路尽可能接近地将沿着输入参考信号路径经历的延迟量复制到PLL。例如，包含复制电路的定时对准电路将补偿延迟添加到负反馈环路信号，以使反馈环路延迟与参考路径延迟相匹配。估计参考信号路径的延迟并将其添加到复制电路中。这两条路径的延迟特性彼此抵消，使得输入参考信号和反馈环路信号的相位在PLL的输入处变为锁相。

主权项：1.一种用于定时对准共同参考信号的设备，该设备包括：参考分频器电路，耦合到输入端子并且被配置为接收参考频率信号，以及沿着来自所述输入端子的参考信号路径产生分频参考信号；锁相环PLL电路，被配置为接收所述分频参考信号并沿反馈信号路径产生分频反馈信号到PLL的输入，以及产生输出振荡信号到输出端子；和定时对准电路，耦合到PLL电路并且被配置为以预定延迟量调整所述分频反馈信号的相位，该预定延迟量与通过所述参考分频器电路的参考信号路径的路径延迟量成比例，以用于将所述分频参考信号与具有调整后的相位的分频反馈信号对准，所述定时对准电路包括复制通过所述参考分频器电路的参考信号路径的路径延迟量的一个或多个延迟组件。

全文数据：

权利要求：

百度查询： 亚德诺半导体国际无限责任公司 多芯片定时对准共同参考信号

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