申请/专利权人：天津大学

申请日：2022-11-10

公开（公告）日：2024-04-30

公开（公告）号：CN115914870B

主分类号：H04N25/772

分类号：H04N25/772

优先权：

专利状态码：有效-授权

法律状态：2024.04.30#授权;2023.04.21#实质审查的生效;2023.04.04#公开

摘要：本发明涉及集成电路技术领域，为在保证SSADC低噪声、高线性度的前提下，显著降低SSADC的功耗，本发明，基于自适应计数方式的低功耗读出电路，包括：斜坡发生器、全局计数器、低功耗比较器、M‑bit锁存器、逻辑单元、N‑bitUDDDR计数器；斜波发生器连接到低功耗比较器的反相输入端，低功耗比较器的同相输入端输入像素感光信号，低功耗比较器输出端连接到逻辑单元和全局计数器，全局计数器输出到M‑bit锁存器和逻辑单元，逻辑单元向N‑bitUDDDR计数器发出控制信号。本发明主要应用于集成电路设计制造场合。

主权项：1.一种基于自适应计数方式的低功耗读出电路，其特征是，包括两部分全局电路：斜坡发生器和M-bit全局计数器；4部分列级电路：低功耗比较器、M-bit锁存器、逻辑单元、N-bitUDDDR计数器；斜波发生器连接到低功耗比较器的反相输入端，低功耗比较器的同相输入端输入像素感光信号，低功耗比较器输出端连接到逻辑单元和M-bit全局计数器，M-bit全局计数器输出M-bit计数结果Qglobal1:M到M-bit锁存器和逻辑单元，每列M-bit锁存器会在下一个行周期将存储的Qglobal1:M作为每列的高M-bit计数结果QlocalN-M+1:N输出至逻辑单元，逻辑单元向N-bitUDDDR计数器发出控制信号；N-bitUDDDR计数器包括一个DDR计数结构、内建控制单元和一个N-1-bitUD计数器，N-1-bitDDR计数器需要保证时钟初始输入状态为已知，通过count_en和count_enb控制计数的开始和停止，其中count_enb为count_en取反，在DDR计数结构中，count_enb与时钟经过与非门，count_en与时钟经过或非门，与非门输出的时钟一定以下降沿开始，上升沿结束；或非门输出的时钟一定以上升沿开始，下降沿结束，所以，当输入偶数个触发沿时，或非门和与非门输出上升沿数量相差1，当输入奇数个触发沿时，或非门和与非门输出上升沿数量相差0，与非门和或非门各自连接一个D触发器的时钟控制端将该差异保存，两个D触发器的输出经过后方的异或门判断输入的边沿为奇数还是偶数，异或门后接内建控制单元的输入端，从而确定最低位输出；在内建控制单元内部，内建控制单元的输入端接入了或非门输入端，与carry信号一同经D触发器完成最低位量化；D触发器的正负输出端接两输入多路选择器，carry信号和动态计数方向控制信号UD共同控制该多路选择器的选通，以此控制N-1-bitUD计数器最低位至次低位的进位；内建控制单元接N-1-bitUD计数器时钟输入端，控制后面的该N-1-bitUD计数器完成计数；在逻辑单元中：Qglobal1:M与锁存器中存储的上一个周期的量化结果QlocalN-M+1:N经一个数字比较器进行比较，该比较器由同或门和与非门交替串联构成，数字比较器的比较结果成为信号lp_sig，lp_sig为计数起止和计数方向控制信号，该信号传输至一个或非门，作为时钟驱动一个D触发器，D触发器可将lp_sig的上升沿识别并传输至输出端，counter_UD为计数器计数方向控制信号，该信号与上述D触发器的一端输出经异或门，共同控制计数器的计数方向，异或门的输出接传输门，传输门控制信号为比较器输出，传输门输出动态计数方向控制信号UD，如此实现：若实际比较结果比预测结果大，那么异或门输出在比较器跳变之前变化，便使计数方向发生改变；若实际比较结果比预测结果小，那么比较器先发生跳变，那么开关关闭，计数方向不变；如此便可实现计数方向的动态调整，保证计数方向的正确；D触发器的另一端输出与比较器输出comp作为异或门的两个输入端，异或门输出端初始状态为低电平，当异或门的两个输入中一个信号发生改变时，异或门输出变为高电平，当另一个信号也发生改变时，异或门输出变回低电平，异或门输出为高电平时计数器工作，counter_en为控制计数器工作的使能信号，异或门输出与counter_en信号经与门产生计数起止控制信号count_en；另外，将输入的时钟信号连接D触发器，counter_HD为计数器保持信号，通过D触发器输出一个动态保持信号HD，该信号控制D触发器处于锁存状态，无法再计数。

全文数据：

权利要求：

百度查询： 天津大学 基于自适应计数方式的低功耗读出电路

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