申请/专利权人：四川九洲空管科技有限责任公司

申请日：2015-07-16

公开（公告）日：2017-08-25

公开（公告）号：CN105070106B

主分类号：G08G5/04(2006.01)I

分类号：G08G5/04(2006.01)I

优先权：

专利状态码：有效-授权

法律状态：2017.08.25#授权;2015.12.16#实质审查的生效;2015.11.18#公开

摘要：本发明公开了一种机载防撞系统、ACAS收发主机自检系统及方法。在不增加额外的硬件设备的条件下，利用设备原有组成模块JSCPU、编码FPGA、接收机模块、译码模块、接收机模块和FZCPU及其固有的通信渠道配合工作，软件编程实现。本发明实现能自动、周期性、有效地实现ACAS收发主机的接收环路及数字信号环路自检测，并将自检结果上报载机维护系统进行故障显示和记录。并在机载防撞系统的整个工作阶段进行实时故障监测，可完成功能模块级故障定位，实现有效地故障隔离，便于维修保障，满足设备测试和维护需求。同时由于本发明利用主机固有硬件资源通过软件编程的方式实现，无需测试设备和人工介入，有效地节省了人力、物力成本，提高了设备的测试性和维修性，便于设备生产和维修。

主权项：ACAS收发主机自检系统，其特征在于，包括接收环路自检子系统与数字信号环路自检子系统，其中，接收环路自检子系统包括JSCPU、编码FPGA、接收机模块、译码模块、FZCPU；所述JSCPU、译码模块、FZCPU、接收机模块分别与编码FPGA连接，译码模块与JSCPU、接收机模块连接,其中JSCPU用于下发C模式闭环自检命令或S模式闭环自检命令给编码FPGA、接收译码数据、根据译码数据判断自检结果、将自检结果传送给FZCPU；编码FPGA用于编码生成标准C模式应答码、标准S模式应答码，并分别向接收机模块和译码模块发送对应的控制信号；接收机模块用于根据控制信号把接收到的标准C模式应答码、标准S模式应答码经数模转换成不同通道的视频幅度信号给译码模块；译码模块用于结合控制信号进行视频幅度信号译码，并将译码数据传送给JSCPU； FZCPU用于接收JSCPU的自检结果,并上报自检结果；数字信号环路自检子系统包括JSCPU、编码FPGA、译码模块、FZCPU；所述JSCPU、译码模块、FZCPU分别与编码FPGA连接，译码模块与JSCPU连接,其中JSCPU用于下发C模式闭环自检命令或S模式闭环自检命令给编码FPGA、接收译码数据、根据译码数据判断自检结果、将自检结果传送给FZCPU；编码FPGA用于编码生成标准C模式应答码、标准S模式应答码，并向译码模块发送控制信息；译码模块用于结合控制信息对标准C模式应答码、标准S模式应答码进行译码，并将译码数据传送给JSCPU； FZCPU用于接收JSCPU的自检结果,并上报自检结果；所述接收环路自检子系统与数字信号环路自检子系统共用JSCPU、编码FPGA、译码模块、FZCPU。

全文数据：机载防撞系统、ACAS收发主机自检系统及方法技术领域[0001]本发明涉及机载防撞技术领域，尤其涉及一种机载防撞系统、ACAS收发主机自检系统及方法。背景技术[0002]机载防撞系统（即TCAS-TrafficAlertandCollisionAvoidanceSystem由美国联邦航空局FAA定义，是防止空中飞机危险接近和相撞事故发生的必不可少的设备。TCAS主要用于为飞机提供空中安全分隔保证，系统采用二次雷达的方式探测附近空域的接近飞机，必要时，提醒飞行员采取规避措施以与其它飞机保持适当的安全间距，达到防碰撞的目的。通过近几年的飞行实践证明，该系统是防止飞机空中相撞的最后一道防线，也是目前最有效的手段之一，它克服了地面空中交通管制的局限性，能提供超出地面交通管制所能提供的飞行安全保证能力，对应付空中突发的危险接近，避免空中相撞有巨大的作用。[0003]系统的ACAS收发主机是实现防撞功能的关键，其通过控制天线波束指向，对飞机前、后、左、右4个区域进行扫描询问，附近装有空管应答机（S模式ATCRBS应答机）的飞机以下称为目标机就会做出应答。ACAS收发主机根据收到的应答信号，获得目标机的高度、相对距离、速度、方位等目标信息，并进而计算其高度变化率、相对距离变化率，同时结合本机的位置信息和运动信息，监视、跟踪目标机，建立、更新和维护目标航迹。将监视和更新的目标航迹与本机信息综合，评估出目标机的威胁级别0T:其它飞机，PT:接近飞机，TA:交通告警，RA:决断告警），从而产生交通咨询，或进一步依据威胁程度产生分析咨询，防止与其它飞机发生碰撞；当双方都装有防撞系统时，能够通过S模式数据链交换防撞信息，达到相互配合避让的目的。否则，机载防撞系统将引导本机实现主动避让。[0004]但是，如果ACAS收发主机本身存在故障，不能正确的解码目标机信息，那么必然导致防撞系统工作不正常，不能提供正确的交通告警TA和决断告警RA，从而不能达到防相撞的目的。因此，需要一种有效的自检测方法，实现整个系统各个分机、模块、接口数据的自检测，当处理故障时，故障指示。[0005]传统的检测方法需要配备专门的检测人员利用专用的配套测试设备搭建工作平台，模拟系统使用环境来进行相应的测试，成本高、效率低。同时由于仪器观测存在人为误差，影响测试准确性。当设备在外场使用过程中出现问题时，往往由于不具备相应的检测条件而不能做到故障隔离，定位发生故障的位置，只能采取整机返厂维修的方式，不利于设备的故障定位和维修保障。发明内容[0006]为解决上述问题，本发明提供了一种ACAS收发主机自检系统，包括接收环路自检子系统与数字信号环路自检子系统，其中，[0007]接收环路自检子系统包括JSCPU、编码FPGA、接收机模块、译码模块、FZCHJ;所述JSCPU、译码模块、FZCPU、接收机模块分别与编码FPGA连接，译码模块与JSCPU、接收机模块连接，其中[0008]JSCPU用于下发C模式闭环自检命令或S模式闭环自检命令给编码FPGA、接收译码数据、根据译码数据判断自检结果、将自检结果传送给FZCPU;[0009]编码FPGA用于编码生成标准C模式应答码、标准S模式应答码，并分别向接收机模块和译码模块发送对应的控制信号；[0010]接收机模块用于根据控制信号把接收到的标准C模式应答码、标准S模式应答码经数模转换成不同通道的视频幅度信号给译码模块；[0011]译码模块用于结合控制信号进行视频幅度信号译码，并将译码数据传送给JSCPU;[0012]FZCPU用于接收JSCPU的自检结果，并上报自检结果；[0013]数字信号环路自检子系统包括JSCPU、编码FPGA、译码模块、FZCPU;所述JSCPU、译码模块、FZCPU分别与编码FPGA连接，译码模块与JSCPU连接，其中[0014]JSCPU用于下发C模式闭环自检命令或S模式闭环自检命令给编码FPGA、接收译码数据、根据译码数据判断自检结果、将自检结果传送给FZCPU;其中[0015]编码FPGA用于编码生成标准C模式应答码、标准S模式应答码，并向译码模块发送控制信息；[0016]译码模块用于结合控制信息对标准C模式应答码、标准S模式应答码进行译码，并将译码数据传送给JSCPU;[0017]FZCPU用于接收JSCPU的自检结果，并上报自检结果；[0018]所述接收环路自检子系统与数字信号环路自检子系统共用JSCPU、编码FPGA、译码模块、FZCPU。[0019]进一步的，在接收环路自检子系统中，编码FPGA发送给接收机模块的控制信号包括自检使能信号、自检混频信号、若干个发送通道控制信号、与发送通道对应的若干接收通道控制信号；编码FPGA发送给译码模块的控制信号包括距离门信号、发射框架信号和工作模式信号；[0020]在数字信号环路自检系统中，编码FPGA发送给译码模块的控制信号包括距离门信号、发射框架信号、工作模式信号。[0021]进一步的，所述译码模块中包括接口FPGA、分别与接口FPGA连接的C模式信号译码电路及S模式信号译码电路；其中，C模式信号译码电路包括顺次连接的C模式信号处理FPGA、C模式处理器，S模式信号译码电路包括顺次连接的S模式信号处理FPGA、S模式处理器。[0022]进一步的，接收环路自检子系统中，接收机模块将标准C模式应答码、标准S模式应答码模数转换成0度、90度、1S0度、270度通道视频幅度信号。[0023]本发明还公开了一种机载防撞系统，包括ACAS收发主机，还包括上述的ACAS收发主机自检系统。[0024]进一步的，所述ACAS收发主机设置有编码FPGA工作状态指示灯，当编码FPGA工作正常时，编码FPGA工作状态指示灯会闪亮，当编码FPGA工作不正常时，编码FPGA工作状态指不灯不壳或常壳。[0025]进一步的，所述机载防撞系统还包括载机维护系统，FZCPU将自检结果的故障代码上报给载机维护系统，[0026]上述的ACAS收发主机自检系统的自检方法，包括：[0027]JSCPU判断定时器是否到达的过程，如到达则进行后续过程，否则不进行；[0028]数字信号环路自检的过程；[0029]接收环路自检的过程；[0030]FZCPU上报自检结果的过程；[0031]其中：[0032]数字信号环路自检过程包括C模式自检过程和S模式自检过程，其中[0033]C模式自检过程包括如下步骤：[0034]Stepl:JSCPU通过地址、数据总线下发C模式闭环自检命令给编码FPGA;[0035]Step2:编码FPGA收到该自检命令后，编码生成一个标准C模式应答码，同时还会生成控制信号，所述控制信号包括距离门信号、发射框架信号、工作模式信号；[0036]Step3:译码模块接收到编码FPGA的工作模式信号，进入C模式闭环自检解码模式，同时结合距离门信号、发射框架信号和应答码信号解码出相应的译码信息，准备好上传JSCPU的报表数据并向JSCPU发起传输译码数据的中断请求；[0037]Step4:JSCPU接收到该中断请求后，根据事先约定好的报表长度，通过地址、数据总线从译码模块读取译码数据；[0038]Step5:JSCPU将接收到的译码信息和事先约定好的标准C模式应答码作比较，如果一致，则判定C模式闭环自检正常，否则判定C模式闭环自检故障；[0039]S模式自检过程包括如下步骤：[0040]Stepl:JSCPU通过地址、数据总线下发S模式闭环自检命令给编码FPGA;[0041]Step2:编码FPGA收到该自检命令后，编码标准S模式应答码，同时还会生成一些控制信号，所述控制信号包括距离门信号、发射框架信号、工作模式信号；[0042]Step3:译码模块接收到编码FPGA的工作模式信号，进入S模式闭环自检解码模式，同时结合距离门信号、发射框架信号和应答码信号解码出相应的译码信息，准备好上传JSCPU的报表数据并向JSCPU发起传输译码数据的中断请求；[0043]Step4:JSCPU接收到该中断请求后，根据事先约定好的报表长度，通过地址、数据总线从译码模块读取译码数据；[0044]Step5:JSCPU将接收到的译码信息和事先约定好的标准S模式应答码作比较，如果一致，则判定S模式闭环自检正常;否则判定S模式闭环自检故障；[0045]接收环路自检过程包括C模式自检过程和S模式自检过程，其中[0046]C模式自检过程包括如下步骤：[0047]Stepl:JSCPU通过地址、数据总线下发C模式闭环自检命令给编码FPGA;[0048]Step2:编码FPGA收到该自检命令后，编码FPGA生成一个标准C模式应答码信号给接收机模块，同时还会给接收机模块和译码模块发出对应的控制信号;其中，发送给接收机模块的控制信号包括自检使能信号、自检混频信号、若干个发送通道控制信号、与发送通道对应的若干个接收通道控制信号;发送给译码模块的控制信号包括距离门信号、发射框架信号和工作模式信号；[0049]Step3:接收机模块根据其接收到的控制信号状态把接收到的标准C模式应答码经DA转换成若干个通道的视频幅度信号给到译码模块；[0050]step4:译码模块根据接收到编码FPGA的工作模式信号，判断出系统工作状态，确定自己的解码模式，同时结合距离门信号、发射框架信号和应答码信号解码出相应的译码信息，准备好上传JSCPU的报表数据并向JSCPU发起传输译码数据的中断请求；[0051]Step5:JSCPU接收到该中断请求后，根据事先约定好的报表长度，通过地址、数据总线向译码模块发起读取译码信息的信号；[0052]Step6:JSCPU将接收到的译码信息和事先约定好的标准C模式应答码作比较，如果一致，则判定C模式闭环自检正常;否则判定C模式闭环自检故障;C模式闭环自检结束；[0053]S模式自检过程包括如下步骤：[0054]Stepl:JSCPU通过地址、数据总线下发S模式闭环自检命令给编码FPGA;[0055]Step2:编码FPGA收到该自检命令后，编码生成一个标准S模式应答码，同时还会向接收机模块和译码模块发送对应的控制信号，其中，发送给接收机模块的控制信号包括自检使能信号、自检混频信号、若干个发送通道控制信号、与发送通道对应的若千个接收通道控制信号;发送给译码模块的控制信号包括距离门信号、发射框架信号和工作模式信号；t〇〇56]Step3:接收机模块根据控制信号状态把接收到的标准S模式应答码信号经DA转换成若干个通道的视频幅度信号给到译码模块；[0057]Step4:译码模块根据接收到FPGA的工作模式信号，判断出系统工作状态，确定自己的解码模式，同时结合距离门信号、发射框架信号和应答码信号解码出相应的译码信息，准备好上传JSCPU的报表数据并向JSCPU发起传输译码数据的中断请求；[0058]Step5:JSCPU接收到该中断请求后，根据事先约定好的报表长度，通过地址、数据总线向译码模块发起读取译码信息的信号；[0059]St印6:JSCPU将接收到的译码信息和事先约定好的标准S模式应答码作比较，如果一致，则判定S模式闭环自检正常;否则判定S模式闭环自检故障。[0060]进一步的，数字信号环路自检的过程、接收环路自检的过程顺序可互换，各个自检过程中的C模式自检过程和S模式自检过程顺序可互换。[0061]进一步的，该系统的自检频率为Is次。[0062]本发明的有益效果为：[0063]本发明实现能自动、周期性、有效地实现ACAS收发主机的数字信号环路及接收环路自检测，且将自检结果上报载机维护系统进行故障显示和记录。并在机载防撞系统的整个工作阶段进行实时故障监测，可完成功能模块级故障定位，实现有效地故障隔离，便于维修保障，满足设备测试和维护需求。同时由于本发明利用主机固有硬件资源通过软件编程的方式实现，无需测试设备和人工介入，有效地节省了人力、物力成本，提高了设备的测试性和维修性，便于设备生产和维修。附图说明[0064]图1是本发明所述ACAS收发主机接收环路自检系统模块图。[0065]图2是本发明所述ACAS收发主机数字信号环路自检系统模块图。[0066]图3为本发明译码模块示意图。[0067]图4为本发明所述ACAS收发主机接收环路自检工作流程图。[0068]图5为本发明所述ACAS收发主机数字信号环路自检工作流程图。具体实施方式[0069]本发明在不增加额外的硬件设备的条件下，利用设备原有组成模块:JSCPU监视CPU、编码FPGA、接收机模块、译码模块、FZCPU防撞CPU及其固有的通信渠道配合工作，软件编程实现。根据实现的功能不同，本自检系统可分为接收环路自检子系统与数字信号环路自检子系统。下面分别予以介绍。[0070]如图1所示，接收环路自检子系统包括JSCPU、编码FPGA、接收机模块、译码模块、FZCPU。所述JSCPU、译码模块、FZCPU、接收机模块分别与编码FPGA连接，译码模块与JSCPU、接收机模块连接，其中[0071]JSCPU用于下发C模式闭环自检命令或S模式闭环自检命令给编码FPGA、接收译码数据、根据译码数据判断自检结果、将自检结果传送给FZCPU。[0072]编码FPGA用于编码生成标准C模式应答码、标准S模式应答码，并分别向接收机模块和译码模块发送对应的控制信号。[0073]接收机模块用于根据控制信号把接收到的标准C模式应答码、标准S模式应答码经数模转换成不同通道的视频幅度信号给译码模块。接收机模块将标准C模式应答码、标准S模式应答码模数转换成0度、90度、180度、270度通道视频幅度信号。[0074]译码模块用于结合控制信号进行视频幅度信号译码，并将译码数据传送给JSCPU。[0075]FZCPU用于接收JSCPU的自检结果，并上报自检结果。[0076]如图2所示，数字信号环路自检子系统包括JSCPU、编码FPGA、译码模块、FZCPU。所述JSCPU、译码模块、FZCPU分别与编码FPGA连接，译码模块与JSCPU连接。其中[0077]JSCPU用于下发C模式闭环自检命令或S模式闭环自检命令给编码FPGA、接收译码数据、根据译码数据判断自检结果、将自检结果传送给FZCPU;[0078]编码FPGA用于编码生成标准C模式应答码、标准S模式应答码，并向译码模块发送控制信息；t〇〇79]译码模块用于结合控制信息对标准C模式应答码、标准S模式应答码进行译码，并将译码数据传送给JSCPU;[00S0]FZCPU用于接收JSCHJ的自检结果，并上报自检结果；[0081]所述接收环路自检子系统与数字信号环路自检子系统共用JSCPU、编码FPGA、译码模块、FZCPU。[0082]在系统的整个工作过程中，该自检保持Is次的频率周期性运行，FZCPU会将自检故障代码上报给载机维护系统，进行故障显示和记录。[0083]译码模块的组成框图如图3所示，它分别交由两路不同的硬件电路来分别实现S模式译码和C模式译码，所述译码模块中接口FPGA、分别与接口FPGA连接的C模式信号译码电路、s模式信号译码电路;其中，C模式信号译码电路包括顺次连接的C模式信号处理FPGA与C模式处理器，S模式信号译码电路包括顺次连接的S模式信号处理FPGA与S模式处理器。[0084]FZCPU将自检结果通过ARINC429总线（或其他合适的通信渠道，如无线通信等）上报给载机维护系统。[0085]优选的，为了进一步保障本系统的故障及时发现，更好的应用于机载防撞系统，在其所应用的机载防撞系统的ACAS收发主机上专门设计有针对编码FPGA自检的点灯功能，gp添加一个编码FPGA工作状态指示灯，当编码FPGA工作正常时，编码FPGA工作状态指示灯会闪亮;当编码FPGA工作不正常时，编码FPGA工作状态指示灯不亮或常亮。该设计能有效的进行本系统自身的故障检测，具有意料不到的技术效果。[0086]下面结合图4及图5对ACAS收发主机自检系统的工作过程进行说明。[0087]所述的ACAS收发主机自检系统的自检方法，包括：[0088]JSCPU判断定时器是否到达的过程，如到达则进行后续过程，否则不进行；[0089]数字信号环路自检的过程；[0090]接收环路自检的过程；[0091]FZCPU上报自检结果的过程；[0092]其中：[0093]数字信号环路自检过程包括C模式自检过程和S模式自检过程，其中[0094]C模式自检过程包括如下步骤：[0095]Stepl:JSCPU通过地址、数据总线下发C模式闭环自检命令给编码FPGA;[0096]Step2:编码FPGA收到该自检命令后，编码生成一个标准C模式应答码其中可包含约定好的飞机的高度信息），同时还会生成控制信号，所述控制信号包括距离门信号、发射框架信号、工作模式信号；[0097]Step3:译码模块接收到编码FPGA的工作模式信号，进入C模式闭环自检解码模式，同时结合距离门信号、发射框架信号和应答码信号解码出相应的译码信息，准备好上传JSCPU的报表数据并向JSCPU发起传输译码数据的中断请求；[0098]Step4:JSCPU接收到该中断请求后，根据事先约定好的报表长度，通过地址、数据总线从译码模块读取译码数据；[0099]Step5:JSCPU将接收到的译码信息和事先约定好的标准C模式应答码作比较，如果一致，则判定C模式闭环自检正常，否则判定C模式闭环自检故障；[0100]S模式自检过程包括如下步骤：[0101]Stepl:JSCPU通过地址、数据总线下发S模式闭环自检命令给编码FPGA;[0102]Step2:编码FPGA收到该自检命令后，编码标准S模式应答码其中可包含约定好的飞机相关高度，速度信息和飞机地址码信息），同时还会生成一些控制信号，所述控制信号包括距离门信号、发射框架信号、工作模式信号；[0103]Step3:译码模块接收到编码FPGA的工作模式信号，进入S模式闭环自检解码模式，同时结合距离门信号、发射框架信号和应答码信号解码出相应的译码信息，准备好上传JSCPU的报表数据并向JSCPU发起传输译码数据的中断请求；[0104]Step4:JSCPU接收到该中断请求后，根据事先约定好的报表长度，通过地址、数据总线从译码模块读取译码数据；[0105]Step5:JSCPU将接收到的译码信息和事先约定好的标准S模式应答码作比较，如果一致，则判定S模式闭环自检正常;否则判定S模式闭环自检故障；[0106]接收环路自检过程包括C模式自检过程和S模式自检过程，其中[0107]C模式自检过程包括如下步骤：[0108]Stepl:JSCPU通过地址、数据总线下发C模式闭环自检命令给编码FPGA;[0109]Step2:编码FPGA收到该自检命令后，编码FPGA生成一个标准C模式应答码信号其中可包含约定好的飞机的高度信息给接收机模块，同时还会给接收机模块和译码模块发出对应的控制信号;其中，发送给接收机模块的控制信号包括自检使能信号、自检混频信号、若干个发送通道控制信号、与发送通道对应的若干个接收通道控制信号;发送给译码模块的控制信号包括距离门信号、发射框架信号和工作模式信号；[0110]step3:接收机模块根据其接收到的控制信号状态把接收到的标准C模式应答码经DA转换成若干个通道的视频幅度信号给到译码模块；Step4:译码模块根据接收到编码FPGA的工作模式信号，判断出系统工作状态，确定自己的解码模式，同时结合距离门信号、发射框架信号和应答码信号解码出相应的译码信息，准备好上传JSCPU的报表数据并向JSCPU发起传输译码数据的中断请求；[0112]Step5:JSCPU接收到该中断请求后，根据事先约定好的报表长度，通过地址、数据总线向译码模块发起读取译码信息的信号；[0113]Step6:JSCPU将接收到的译码信息和事先约定好的标准C模式应答码作比较，如果一致，则判定C模式闭环自检正常;否则判定C模式闭环自检故障;C模式闭环自检结束；[0114]S模式自检过程包括如下步骤：[0115]Stepl:JSCPU通过地址、数据总线下发S模式闭环自检命令给编码FPGA;[0116]St印2:编码FPGA收到该自检命令后，编码生成一个标准S模式应答码其中可包含约定好的飞机相关高度，速度信息和飞机地址码信息），同时还会向接收机模块和译码模块发送对应的控制信号，其中，发送给接收机模块的控制信号包括自检使能信号、自检混频信号、若干个发送通道控制信号、与发送通道对应的若干个接收通道控制信号;发送给译码模块的控制信号包括距离门信号、发射框架信号和工作模式信号；[0117]Step3:接收机模块根据控制信号状态把接收到的标准S模式应答码信号经DA转换成若干个通道的视频幅度信号给到译码模块；[0118]Step4:译码模块根据接收到FPGA的工作模式信号，判断出系统工作状态，确定自己的解码模式，同时结合距离门信号、发射框架信号和应答码信号解码出相应的译码信息，准备好上传JSCR的报表数据并向JSCPU发起传输译码数据的中断请求；[0119]SteP5:JSCPU接收到该中断请求后，根据事先约定好的报表长度，通过地址、数据总线向译码模块发起读取译码信息的信号；[0120]step6:JSCPU将接收到的译码信息和事先约定好的标准S模式应答码作比较，如果一致，则判定S模式闭环自检正常;否则判定S模式闭环自检故障。[0121]数字信号环路自检的过程、接收环路自检的过程顺序可互换，c模式自检过程和S模式自检过程顺序可互换。[0122]本发明的有益效果为：[0123]本发明实现能自动、周期性、有效地实现ACAS收发主机的接收环路自检测，并将自检结果上报载机维护系统进行故障显示和记录。并在机载防撞系统的整个工作阶段进行实时故障监测，可完成功能模块级故障定位，实现有效地故障隔离，便于维修保障，满足设备测试和维护需求。同时由于本发明利用主机固有硬件资源通过软件编程的方式实现，无需测试设备和人工介入，有效地节省了人力、物力成本，提高了设备的测试性和维修性，便于设备生产和维修。

权利要求：1.ACAS收发主机自检系统，其特征在于，包括接收环路自检子系统与数字信号环路自检子系统，其中，接收环路自检子系统包括JSCPU、编码FPGA、接收机模块、译码模块、FZCPU;所述JSCPU、译码模块、FZCPU、接收机模块分别与编码FPGA连接，译码模块与JSCPU、接收机模块连接，其中JSCPU用于下发C模式闭环自检命令或S模式闭环自检命令给编码FPGA、接收译码数据、根据译码数据判断自检结果、将自检结果传送给FZCPU;编码FPGA用于编码生成标准C模式应答码、标准S模式应答码，并分别向接收机模块和译码模块发送对应的控制信号；接收机模块用于根据控制信号把接收到的标准C模式应答码、标准S模式应答码经数模转换成不同通道的视频幅度信号给译码模块；译码模块用于结合控制信号进行视频幅度信号译码，并将译码数据传送给JSCPU;FZCRJ用于接收JSCPU的自检结果，并上报自检结果；数字信号环路自检子系统包括JSCPU、编码FPGA、译码模块、FZCPU;所述JSCPU、译码模块、FZCPU分别与编码FPGA连接，译码模块与JSCPU连接，其中JSCPU用于下发C模式闭环自检命令或S模式闭环自检命令给编码FPGA、接收译码数据、根据译码数据判断自检结果、将自检结果传送给FZCPU;编码FPGA用于编码生成标准C模式应答码、标准S模式应答码，并向译码模块发送控制信息；译码模块用于结合控制信息对标准C模式应答码、标准S模式应答码进行译码，并将译码数据传送给JSCPU;FZCPU用于接收JSCPU的自检结果，并上报自检结果；所述接收环路自检子系统与数字信号环路自检子系统共用JSCPU、编码FPGA、译码模块、FZCPU。2.如权利要求1所述的ACAS收发主机自检系统，其特征在于，在接收环路自检子系统中，编码FPGA发送给接收机模块的控制信号包括自检使能信号、自检混频信号、若干个发送通道控制信号、与发送通道对应的若千接收通道控制信号;编码FPGA发送给译码模块的控制信号包括距离门信号、发射框架信号和工作模式信号;在数字信号环路自检子系统中，编码FPGA发送给译码模块的控制信号包括距离门信号、发射框架信号、工作模式信号。3.如权利要求1或2所述的ACAS收发主机自检系统，其特征在于，所述译码模块中包括接口FPGA、分别与接口FPGA连接的C模式信号译码电路及S模式信号译码电路;其中，C模式信号译码电路包括顺次连接的C模式信号处理FPGA、C模式处理器，S模式信号译码电路包括顺次连接的S模式信号处理FPGA、S模式处理器。4.如权利要求1所述的ACA_主机自检系统，其特征在于，接收环路自检子系统中，接收机模块将标准C模式应答码、标准S模式应答码模数转换成〇度、90度、180度、270度通道视频幅度信号。5.—种机载防撞系统，包括ACAS收发主机，其特征在于，还包括如权利要求1至4任一项所述的ACAS收发主机自检系统。6.如权利要求5所述的机载防撞系统，其特征在于，所述ACAS收发主机设置有编码FPGA工作状态指示灯，当编码FPGA工作正常时，编码FPGA工作状态指示灯会闪亮，当编码FPGA工作不正常时，编码FPGA工作状态指示灯不亮或常亮。7.如权利要求5或6所述的机载防撞系统，其特征在于，还包括载机维护系统，FZCPU将自检结果的故障代码上报给载机维护系统。8.如权利要求1至4任一项所述的ACAS收发主机自检系统的自检方法，包括：JSCPU判断定时器是否到达的过程，如到达则进行后续过程，否则不进行；数字信号环路自检的过程；接收环路自检的过程；FZCPU上报自检结果的过程；其中：数字信号环路自检过程包括C模式自检过程和S模式自检过程，其中C模式自检过程包括如下步骤：Stepl:JSCPU通过地址、数据总线下发C模式闭环自检命令给编码FPGA;Step2:编码FPGA收到该自检命令后，编码生成一个标准C模式应答码，同时还会生成控制信号，所述控制信号包括距离门信号、发射框架信号、工作模式信号；Step3:译码模块接收到编码FPGA的工作模式信号，进入C模式闭环自检解码模式，同时结合距离门信号、发射框架信号和应答码信号解码出相应的译码信息，准备好上传JSCPU的译码信息并向JSCPU发起传输译码数据的中断请求；Step4:JSCro接收到该中断请求后，根据事先约定好的报表长度，通过地址、数据总线从译码模块读取译码数据；Step5:JSCPU将接收到的译码数据报表和事先约定好的标准C模式应答码作比较，如果一致，则判定C模式闭环自检正常，否则判定C模式闭环自检故障；S模式自检过程包括如下步骤：Stepl:JSCPU通过地址、数据总线下发S模式闭环自检命令给编码FPGA;Step2:编码FPGA收到该自检命令后，编码标准S模式应答码，同时还会生成一些控制信号，所述控制信号包括距离门信号、发射框架信号、工作模式信号；Step3:译码模块接收到编码FPGA的工作模式信号，进入S模式闭环自检解码模式，同时结合距离门信号、发射框架信号和应答码信号解码出相应的译码信息，准备好上传JSCPU的译码信息并向JSCPU发起传输译码数据的中断请求；Step4:JSCPU接收到该中断请求后，根据事先约定好的报表长度，通过地址、数据总线从译码模块读取译码数据；StepSGSCHJ将接收到的译码信息和事先约定好的标准S模式应答码作比较，如果一致，则判定S模式闭环自检正常;否则判定S模式闭环自检故障；接收环路自检过程包括C模式自检过程和S模式自检过程，其中C模式自检过程包括如下步骤：Stepl:JSCPU通过地址、数据总线下发C模式闭环自检命令给编码FPGA;Step2:编码FPGA收到该自检命令后，编码FPGA生成一个标准C模式应答码信号给接收机模块，同时还会给接收机模块和译码模块发出对应的控制信号;其中，发送给接收机模士夬的控制信号包括自检使能信号、自检混频信号、若干个发送通道控制信号、与发送通道对应的右干个接收通道控制信号;发送给译码模块的控制信号包括距离门信号、发射框架信号和工作模式信号；Step3:接收机模块根据其接收到的控制信号状态把接收到的标准c模式应答码经DA转换成若干个通道的视频幅度信号给到译码模块；Step4:译码模块根据接收到编码FPGA的工作模式信号，判断出系统工作状态，确定自己的解码模式，同时结合距离门信号、发射框架信号和应答码信号解码出相应的译码信息，准备好上传JSCPU的译码信息并向JSCPU发起传输译码数据的中断请求；Step5:JSCPU接收到该中断请求后，根据事先约定好的报表长度，通过地址、数据总线向译码模块发起读取译码信息的信号；Step6:JSCPU将接收到的译码信息和事先约定好的标准C模式应答码作比较，如果一致，则判定C模式闭环自检正常;否则判定C模式闭环自检故障;C模式闭环自检结束；S模式自检过程包括如下步骤：Stepl:JSCPU通过地址、数据总线下发S模式闭环自检命令给编码FPGA;Step2:编码FPGA收到该自检命令后，编码生成一个标准S模式应答码，同时还会向接收机模块和译码模块发送对应的控制信号，其中，发送给接收机模块的控制信号包括自检使能信号、自检混频信号、若千个发送通道控制信号、与发送通道对应的若千个接收通道控制信号;发送给译码模块的控制信号包括距离门信号、发射框架信号和工作模式信号；Step3:接收机模块根据控制信号状态把接收到的标准S模式应答码信号经DA转换成若干个通道的视频幅度信号给到译码模块；Step4:译码模块根据接收到FPGA的工作模式信号，判断出系统工作状态，确定自己的解码模式，同时结合距离门信号、发射框架信号和应答码信号解码出相应的译码信息，准备好上传JSCPU的译码信息并向JSCPU发起传输译码数据的中断请求；Step5:JSCPU接收到该中断请求后，根据事先约定好的报表长度，通过地址、数据总线向译码模块发起读取译码信息的信号；Step6:JSCPU将接收到的译码信息和事先约定好的标准S模式应答码作比较，如果一致，则判定S模式闭环自检正常;否则判定S模式闭环自检故障。9.如权利要求8所述的ACAS收发主机自检系统的自检方法，其特征在于，数字信号环路自检的过程、接收环路自检的过程顺序可互换，各个自检过程中的C模式自检过程和S模式自检过程顺序可互换。10.如权利要求8所述的ACAS收发主机自检系统的自检方法，其特征在于，该系统的自检频率为Is次。

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