申请/专利权人：高通股份有限公司

申请日：2016-09-13

公开（公告）日：2020-07-03

公开（公告）号：CN108139791B

主分类号：G06F1/3293(20190101)

分类号：G06F1/3293(20190101)

优先权：["20150928 IN 5180/CHE/2015","20160603 US 15/173,004"]

专利状态码：有效-授权

法律状态：2020.07.03#授权;2018.07.03#实质审查的生效;2018.06.08#公开

摘要：提供了一种用于提供功率网的方法和设备。该设备包括多个存储器单元，该多个存储器单元包括至少一个SoC存储器和至少一个高速缓存存储器。该设备包括被耦合至至少一个SoC存储器的第一子系统，该至少一个SoC存储器与第一功率域相关联。该设备还包括耦合至至少一个高速缓存存储器的第二子系统，该至少一个高速缓存存储器与第二功率域相关联。第二子系统可以是CPU子系统。因为第一功率域从共享的功率源获取功率，第一功率域可以在比存储器电路的操作所需要的电压水平更高的电压水平下进行操作。通过将至少一个高速缓存存储器从第一功率域移动至第二功率域，针对第一功率域中的部件的LDO效率损失可以得以减少。

主权项：1.一种电路设备，包括：多个存储器单元，其包括至少一个片上系统（SoC）存储器和至少一个高速缓存存储器；第一子系统，其被耦合至所述至少一个SoC存储器，其中所述至少一个SoC存储器是与第一功率域相关联的低功率双倍数据速率同步DRAM（LPDDR）；以及第二子系统，其被耦合至所述至少一个高速缓存存储器，所述至少一个高速缓存存储器包括至少一个一级（L1）高速缓存存储器和至少一个二级（L2）高速缓存存储器，其中所述至少一个L1高速缓存存储器和所述至少一个L2高速缓存存储器与第二功率域相关联，其中所述第二子系统包括第二逻辑电路，所述第二逻辑电路与所述第二功率域相关联，并且其中当所述第二子系统进入低功率模式时，所述第二功率域维持用于在所述至少一个高速缓存存储器中保持数据所需要的最小电压。

全文数据：功率监控的CPU功率网设计[0001]相关申请的交叉引用[0002]本申请要求于2015年9月28日提交的名称为“POWER-AWARECPUPOWERGRIDDESIGN”（功率监控的CPU功率网设计）的印度专利申请No.5180CHE2015以及于2016年6月3日提交的名称为“POWER-AWARECPUPOWERGRIDDESIGN”（功率监控的CPU功率网设计）的美国专利申请No.15173，004的权益，其全部内容通过引用明确并入本文。技术领域[0003]本公开总体涉及集成电路的设计，并且更具体地涉及用于中央处理单元CPU子系统的功率网设计。背景技术[0004]诸如集成电路的半导体装置由形成在半导体材料上并与电路布线互连的电子部件构造而成。这些电路布线的网络可以连接一组部件，并向部件提供特定电压水平的功率。功率网配电网络通常指的是将电源连接至每个部件的电路布线网络。功率网设计包括这种网络的分析和设计。[0005]集成电路1C可以具有多于一组的部件，其中每组部件被设计成在不同的电压水平下操作。例如，第一组部件可以被设计成在第一电压水平下操作，以及第二组部件可以被设计成在不同的第二电压水平下操作。被设计具有在多于一个的电压水平下操作的多组部件的集成电路被称为具有多个功率域，其中每个功率域与特定电压水平相关联。在操作中，特定的功率域可以通过控制连接该功率域中的部件组的电路布线网络的功率来选择性地通电或断电。[0006]因为存储器电路和逻辑电路具有不同的电压要求，所以存储器电路和逻辑电路通常驻留在不同的功率域中。CPU高速缓存存储器是存储器电路的一种类型。因此，CPU高速缓存存储器驻留在具有其它类型的存储器电路的存储器功率域中。存储器功率域通常从由若干的其它部件共享的电源供应器中获取功率，若干的其它部件可能具有比CPU高速缓存存储器更高的电压要求。为了支持这些其它部件，共享的电源供应器需要保持比CPU高速缓存存储器所需的更高的电压水平。这导致了用于CPU高速缓存存储器的功率明显低效。发明内容[0007]在本公开的一个方面中，用于提供功率网的方法和装置被提供。装置包括多个存储器单元，该多个存储器单元包括至少一个片上系统SoC存储器和至少一个高速缓存存储器。装置包括被耦合至至少一个SoC存储器的第一子系统。至少一个SoC存储器可以与第一功率域相关联。装置包括被耦合至至少一个高速缓存存储器的第二子系统。至少一个高速缓存存储器可以与第二功率域相关联。[000S]在本公开的另一个方面中，装置可以提供第一功率域至至少一个SoC存储器。至少一个SoC存储器可以被耦合至第一子系统。装置还可以提供第二功率域至至少一个高速缓存存储器。至少一个高速缓存存储器可以被顆合至第二子系统。附图说明_[0009]图1是示出用于集成电路的功率网设计的示例的图。[0010]图2是示出集成电路的功率网的示例的图。[0011]图3是示出用于集成电路的功率网设计的示例的图。[0012]图4是提供功率网的方法的流程图。[0013]图5是示出被配置为实施图4的方法的集成电路的图。具体实施方式[0014]下文结合附图阐述的详细描述旨在作为对各种配置的描述，而并非旨在表示可以实践本文所描述的构思的唯一配置。详细描述包括用于提供对各种构思透彻理解的具体细节。然而，对于本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下实践这些构思。在一些情况下，为了避免模糊这些构思，众所周知的结构和部件以框图形式示出。[0015]现在将参考各种装置和方法来呈现功率网设计的若千方面。这些装置和方法将在以下详细描述中进行描述，并且通过各种框、部件、电路、步骤、过程、算法等（共同被称为“要素”）在附图中示出。这些要素可以使用电子硬件、计算机软件或其任何组合来实现。这样的要素是以硬件还是软件来实现取决于特定的应用和对整个系统施加的设计限制。[0016]作为示例，可以用包括一个或多个处理器的“处理系统”来实现要素或者要素的任何部分或者要素的任何组合。处理器的示例包括被配置为执行贯穿本公开描述的各种功能的微处理器、微控制器、数字信号处理器DSP、现场可编程门阵列FPGA、可编程逻辑器件PLD、状态机、门控逻辑、分立硬件电路以及其它适当的硬件。处理系统中的一个或多个处理器可以执行软件。软件应被广泛地解释为指示指令、指令集、代码、代码段、程序代码、程序、子程序、软件组件、应用程序、软件应用程序、软件包、例程、子程序、对象、可执行程序、执行线程、过程、功能等等，而无论它们被称为软件、固件、中间件、微码、硬件描述语言或其它。[0017]因此，在一个或多个示例性实施例中，所描述的功能可以以硬件、软件、固件或其任何组合来实现。如果以软件实现，则功能可以被存储或编码为计算机可读介质上的一个或多个指令或代码。计算机可读介质包括计算机存储介质。存储介质可以是任何可以被计算机访问的可用介质。作为示例而非限制，这样的计算机可读介质可以包括随机存取存储器RAM、只读存储器ROM、电可擦除可编程ROMEEPR0M、光盘ROMCD-ROM或其它光盘存储设备、磁盘存储设备或其它磁性存储设备、前述类型的计算机可读介质的组合、或可以被用于以指令或数据结构的形式存储的可被计算机访问的计算机可执行代码的任何其它介质。[0018]子系统是作为更大系统的一部分的单元或设备。本公开中的子系统指的是一个或多个硬件部件。CPU是计算机内的电子电路，通过执行指令指定的基本算术、逻辑、控制和输入输出（IO操作来运行计算机程序的指令。大多数现代的CPU都被包含在单个1C芯片上。包含CPU的1C还可以包含计算机的内存、外围接口和其它部件;这样的集成设备被不同地称为微控制器或片上系统SoC。一些计算机采用多核处理器，多核处理器是包含两个或更多个被称为“内核”的CPU的单个芯片。[0019]CPU子系统是执行CPU功能的一组电子部件。CPU子系统可以包括多个内核和高速缓存存储器电路。图1是示出用于集成电路150的功率网设计的示例的图100。在一种配置中，1C150可以是SoC〇IC150包括CPU子系统102。除了CPU子系统102之外，1C150可以包括诸如GPU子系统、IO子系统等的附加的子系统未示出）。[0020]如图所示，CPU子系统102包括两个四核集群110、130以及高速缓存一致性互连CCI104。四核集群110包括四个内核逻辑电路112、114、116、118以及二级仏2高速缓存存储器120。四核集群130包括四个内核逻辑电路132、134、136、138和L2高速缓存存储器140。每个内核逻辑电路112、114、116、118、132、134、136和138分别被耦合至一级（L1高速缓存存储器122、124、126、128、142、144、146和148。[0021]CPU高速缓存存储器是在CPU内核上或接近CPU内核的小存储器。CPU高速缓存存储器可以比大很多的主存储器更快地操作。可以有多个级别的高速缓存存储器。L1高速缓存存储器是最快的高速缓存存储器，并且被紧密地耦合至内核逻辑电路。L2高速缓存存储器是仅次于最快的高速缓存存储器，并且仅在其低级别的L1高速缓存存储器上的查验未命中时才被查验。例如，L2高速缓存120仅在L1高速缓存存储器122、124、126或128上的查验未命中时才被查验。类似地，L2高速缓存140仅在L1高速缓存存储器142、144、146或148上的查验未命中时才被查验。[0022]内核逻辑电路112、114、116、118、132、134、136和138中的每一个对其相应的内核执行操作，并且查验其相应的L1和L2高速缓存以用于数据访问。例如，内核逻辑电路112可以针对特定数据首先查验L1高速缓存122。如果L1高速缓存122上的查验未命中，则内核逻辑电路112可以针对该特定数据查验L2高速缓存120。[0023]—个数据可以在不同的高速缓存存储器中具有多个副本。CCI104管理冲突并维持四核集群110和130的高速缓存存储器之间的一致性。CCI104可以将存储在四核集群110的高速缓存存储器中的数据与存储在四核集群130的高速缓存存储器中的数据进行同步。[0024]在一种配置中，CPU子系统102可以将部件放置到三个功率域中：芯片逻辑域（例如，下文参照图2描述的芯片逻辑域208，存储器域（例如，下文参照图2描述的存储器域212，以及内核逻辑域例如，下文参照图2描述的内核逻辑域210。这三个功率域在图1中被示出具有不同的背景图案。例如，内核逻辑电路（112、114、116、118、132、134、136和138、L1高速缓存存储器（122、124、126、128、142、144、146和148和CCI104被分组到内核逻辑域中。L2高速缓存存储器120和140被分组到存储器域中。PU子系统102的其它部件例如CPU包装器106被分组到芯片逻辑域中。在一种配置中，与ic15〇上的附加子系统相关联的s〇c存储器可以被放置到存储器域中。在这样的配置中，附加子系统的逻辑电路可以被放置到芯片逻辑域中。[0025]相同功率域中的电子部件通常在相同的电压水平下操作并且被提供有相同的功率电压水平。在一种配置中，存储器电路例如，L1和L2高速缓存存储器和逻辑电路例如，内核逻辑电路在不同的电压水平下操作。因此，存储器电路和逻辑电路可以驻留在不同的功率域中。例如，L2高速缓存存储器驻留在存储器域中，以及内核逻辑电路驻留在内核逻辑域中。[0026]在一种配置中，L1高速缓存存储器驻留在内核逻辑域中，而不是驻留在存储器域中。在这样的配置中，L1高速缓存存储器例如，122、124、126、128、142、144、146和148和内核逻辑电路例如，112、114、116、118、132、134、136和138被放置在相同的功率域即内核逻辑域中以满足CPU时序要求。[0027]图2是示出集成电路250的功率网200的示例的图。在一种配置中，该1C250可以是SoC，并且该示例可以示出SoC功率网的子集。如该示例中所示，功率网2〇〇包括三个功率源，即开关模式供电电源（SMPS2〇2、2〇4和206，这三个功率源向三个功率域芯片逻辑域208、内核逻辑域210和存储器域212中部件、低功率双倍数据率同步DRAMLPDDR214和无线局域网WLAN的射频RF部件216提供功率。SMPS202、204和206可以是用于管理主机系统的功率要求的功率管理集成电路PMIC的一部分。[0028]芯片逻辑域208可以包括CPU子系统102中不是内核逻辑电路、高速缓存存储器或CCI的部件。芯片逻辑域208可以包括CPU子系统102外部的逻辑电路，例如，诸如IO子系统、图形处理单元GPU子系统等的另一个子系统中的逻辑电路。在一种配置中，芯片逻辑域208中的部件在0•%V至1•25V范围的电压水平下操作。专用功率源SMPS202向芯片逻辑域208中的部件提供功率。在一种配置中，SMPS202可以在0•95V至1•25V的范围的电压水平下将功率提供至芯片逻辑域208中的部件。[0029]内核逻辑域210可以包括CPU子系统102中的内核逻辑电路例如，112、114、116、118、132、134、136和138、11高速缓存存储器（例如，122、124、126、128、142、144、146和148以及CCI例如，104。在一种配置中，内核逻辑域210中的部件在1.05V至1•25V的范围的电压水平下操作。内核逻辑电路可以在低至0.95V的电压水平下操作。因为L1高速缓存存储器驻留在内核逻辑域210中并且L1高速缓存存储器可能需要1.05V的最小电压来操作，所以内核逻辑域的最小电压可以被设定成1.05V。专用功率源SMPS204将向内核逻辑域210中的部件提供功率。在一种配置中，SMPS204可以在1.05V至1.25V的范围的电压水平下将功率提供至内核逻辑域210中的部件。[0030]具有用于芯片逻辑域208和内核逻辑域210的专用功率源允许基于性能要求的无缝电压调节。为了节约功率，可以完成减小电压的动态电压调节；以及为了增大系统性能或增大可靠性，可以完成增大电压的动态调节。例如，具有用于内核逻辑域210的专用功率源即SMPS204允许基于CPU性能要求的在内核逻辑域210中的部件上的动态电压调节。向内核逻辑域210中的所有部件提供的电压可以被减小，例如降小至i.〇5V以节约功率;或者可以被增大，例如增大至1.25V，以增大CRJ子系统102的性能。[0031]存储器域212可以包括L2高速缓存存储器例如，120和140以及其它SoC存储器。在一种配置中，其它SoC存储器可以是CPU子系统外部的片上静态随机存取存储器SRAM。在一种配置中，其它SoC存储器可以是调制解调器DSPL2高速缓存、音频DSPL2高速缓存、图形内部SoCRAM、显示器内部SoCRAM、相机内部SoCRAM、视频内部SoCRAM、外围设备例如，化8、^7口1:〇、6刪〇内部5〇〇1^111、共享存储器等中的一个或多个。在一种配置中，这些其它SoC存储器可以被耦合至CPU子系统102外部的部件例如，被耦合至诸如1〇子系统子系统等的另一个子系统）。在一种配置中，存储器域212中的部件在丨的丫至丨25V的范围的电压水平下操作。因为存储器可能需要丨^研的最小电压来操作，所以内核逻辑域的最小电压可以被设定成1.05V。[0032]共享的功率源SMPS2〇6向存储器域212中的部件提供功率。在一种配置中，存储器域212中的部件可以从SMPS206经由低压差LDO调节器220来进行次级调节。1C250的许多其它部件可以从SMPS206经由其它LD0调节器来进行次级调节。例如，lhDR214可以从SMPS206经由LD0调节器222来进行次级调节，以及WLANRF部件216可以从SMPS206经由LD0调节器224来进行次级调节。[0033]LD0调节器220、222和224中的每一个都具有电压要求，以确保其供应功率的部件的正确操作。例如，因为存储器域212中的存储器可能需要1.05V的最小电压来操作，所以LD0调节器22〇的电压要求可以是l.〇5V。类似地，因为LPDDR214可能需要1.2V的电压来操作，所以LD0调节器222的电压要求可以是1_2V。因为WLANRF部件216可能需要1.35V的电压来操作，所以LD0调节器224的电压要求可以是1.35V。[0034]SMPS206可以将其电压设定成在LD0调节器220、222和224中所需要的最高电压，以确保LD0调节器220、222和224提供功率的所有部件都可以正常操作。在一种配置中，LD0调节器220、222和224可能需要至少62.5mV的净空余量以用于可靠的电压调整。因为LPDDR214总是开启的，所以SMPS206的电压输出可以大于或等于1.27V，1.27V是LDO调节器222的电压要求（1.2V和62.5mV净空余量的总和。在一个配置中，SMPS206可以在1.27V至1.42V的范围的电压水平下提供功率。因为存储器域212中的存储器可以在低至1.05V的电压下操作，所以对于存储器域212中的存储器例如，L2高速缓存存储器120和140可能存在明显的LDO效率损失。[0035]图3是示出用于集成电路360的功率网设计的示例的图300。1C360包括CPU子系统302和附加子系统350。在一种配置中，1C360可以是SoC。子系统350可以是GPU子系统、IO子系统或除CPU子系统302以外的任何子系统。如图所示，CPU子系统302包括两个四核集群310、330和CCI304。四核集群310包括四个内核逻辑电路312、314、316、318以及12高速缓存存储器32〇。四核集群33〇包括四个内核逻辑电路3：32、334、336、338和L2高速缓存存储器340。内核逻辑电路312、314、316、318、332、334、336和338中的每一个分别被耦合至11高速缓存存储器322、324、326、328、342、344、346和348。[0036]子系统350包括SoC存储器352。在一种配置中，SoC存储器352可以是CPU子系统302外部的片上SRAM。在一种配置中，SoC存储器352可以是调制解调器DSPL2高速缓存、音频DSPL2高速缓存、图形内部SoCRAM、显示器内部SoCRAM、相机内部SoCRAM、视频内部SoCRAM、外围设备例如，USB、Crypto、eMMC内部SoCRAM、共享存储器等中的一个或多个。在一种配置中，SoC存储器352可以是子系统350的一部分。在另一种配置中，SoC存储器352可以在子系统35〇的外部，但是被耦合至子系统350的部件例如逻辑电路354或与子系统350的部件例如逻辑电路354相关联。[0037]内核逻辑电路312、314、316、318、332、334、336和338中的每一个对其相应的内核执行操作，并查验其相应的L1和L2高速缓存以用于数据访问。例如，内核逻辑电路312可以针对特定数据首先查验L1高速缓存322。如果L1高速缓存322上的查验未命中，则内核逻辑电路322可以针对该特定数据查验L2高速缓存320。[0038]—个数据可以在不同的高速缓存存储器中具有多个副本。CCI304管理冲突并维持四核集群310和330的高速缓存存储器之间的一致性。CCI304可以将存储在四核集群310的高速缓存存储器中的数据与存储在四核集群33〇中的高速缓存存储器中的数据进行同步。[0039]在一种配置中，CPU子系统302和子系统350可以将部件放置到三个功率域中：芯片逻辑域例如，上文参照图2描述的芯片逻辑域208、存储器域例如，上文参照图2描述的存储器域212以及内核逻辑域例如，上文参照图2描述的内核逻辑域210。这三个功率域在图3中被示出，具有不同的背景图案。例如，内核逻辑电路3丨2、314、316、318、332、334、336和338、L1高速缓存存储器（322、324、326、328、342、344、346和348丄2高速缓存存储器320和340以及CCI304被分组到内核逻辑域中。SoC存储器352被放置到存储器域中。CPU子系统302和子系统350的其它部件例如，CPU子系统302的CPU包装器306、子系统350的逻辑电路354被分组到芯片逻辑域中。[0040]与上文在图1中描述的功率网设计相比，L2高速缓存存储器320和340从存储器域被迀移至内核逻辑域。由于L1高速缓存存储器（例如，322、324、326、328、342、344、346和348己经在内核逻辑域中以及L2高速缓存存储器具有与L1高速缓存存储器类似的电压要求，所以这不会在内核逻辑域上施加额外的电压约束。[0041]将L2高速缓存存储器从存储器域移动至内核逻辑域使得单个电压功率域能够用于所有CPU逻辑和存储器，并且提供了更好的配电网络。将L2高速缓存存储器从存储器域移动至内核逻辑域还允许内核逻辑域成为独立于1C360其余部分的“真正的电压岛”。因此，将L2高速缓存存储器从存储器域移动至内核逻辑域可以允许更好的针对内核逻辑域的电压隔离。[0042]在一种配置中，因为L2高速缓存存储器320和340从存储器域被移动至内核逻辑域，所以L2高速缓存存储器320和340从SMPS204而不是从SMPS206中获取功率。如上文参照图2所述，SMPS204在1.05V至1.25V的范围的电压水平下提供功率，以及SMPS206在1.27V至1.42V的范围的电压水平下提供功率。因此，SMPS204比SMPS206提供了具有更低电压的功率。因此，通过从SMPS204而不是SMPS206中获取功率，由于相比较于SMPS206的SMPS204的更低的电压，L2高速缓存存储器320和340降低了电池的功耗。通过将L2高速缓存存储器32〇和340从存储器域切换至内核逻辑域，对于高速缓存存储器320和340可以有更少的LD0效率损失。[0043]将L2高速缓存存储器从存储器域移动至内核逻辑域去除了内核逻辑域操作模式和存储器域电压之间的相依性。提供至存储器电路例如，存储器域中的部件）的功率电压可以大于或等于提供至逻辑电路例如，内核逻辑域和芯片逻辑域中的部件）的功率电压。当内核逻辑域或芯片逻辑域中的任一个的电压被拉的更高时，存储器域的电压也被拉高。如果L2高速缓存存储器被放置在存储器域中，则这会导致对于L2高速缓存存储器的更大的LD0效率损失。通过将L2高速缓存存储器从存储器域移动至内核逻辑域，将芯片逻辑域的电压拉的更高可以不再导致对于L2高速缓存存储器的更大的LD0效率损失，从而可以节省电池的功率。[0044]由于更低的峰值电流要求，将L2高速缓存存储器从存储器域移动至内核逻辑域可以改善存储器域的LD0例如LD0调节器220净空余量。更低的LD0净空余量要求也导致了功率节省。[0045]当CPU子系统3〇2进入低功率模式时，所有的内核可以被关停。SMPS204可以保持开启以将功率提供至L1和L2高速缓存存储器。SMPS204的输出电压可以被降低至保留电压，保留电压刚好足以将内容保持在高速缓存存储器中。相比之下，如果L2高速缓存驻留在存储器域中，则由于其它相依性例如LPDDR214，SMPS206的输出电压不能被降低。因此，将L2高速缓存存储器从存储器域移动至内核逻辑域导致了功率节省。[0046]因为L2高速缓存存储器被移动至内核逻辑域，所以在内核逻辑域和L2高速缓存存储器之间的电平转换器可以被去除。去除电平转换器可以导致更小的裸片面积。由于电平转换器增加了延迟并使其更难以实现最大频率，因此去除电平转换器还可以改善时序约束以用于实现最大频率。在一种配置中，将L2高速缓存存储器从存储器域移动至内核逻辑域可以导致L2高速缓存存储器的功耗降低20%。[0047]图4是提供功率网的方法的流程图400。方法可以由1C例如，1C150、250或360执行。在一种配置中，执行该方法的1C可以是SoC。在402处，SoC提供第一功率域至至少一个SoC存储器。至少一个SoC存储器被耦合至SoC的第一子系统。在一种配置中，第一功率域可以是存储器域例如，存储器域212或510。在一种配置中，第一子系统可以是图3中的子系统350或图5中的子系统550。至少一个SoC存储器可以是图3中的SoC存储器352或图5中的SoC存储器552。在另一种配置中，第一子系统可以是附加子系统，以及至少一个SoC存储器可以是与上文参照图1描述的附加子系统相关联的存储器。[0048]在一种配置中，第一功率域从共享的功率源例如SMPS206或508获取功率。在这样的配置中，共享的功率源可以进一步被配置为向LPDDR例如LPDDR214或WLANRF部件例如WLANRF部件216中的至少一个提供功率。[0049]在404处，SoC提供第二功率域至至少一个高速缓存存储器和第二子系统的逻辑电路，该至少一个高速缓存存储器被耦合至第二子系统。在一种配置中，第二功率域可以是内核逻辑域例如内核逻辑域210或506。在一种配置中，第二子系统可以是图3中的CPU子系统302或图5中的CPU子系统530。在这样的配置中，被耦合至第二子系统的至少一个高速缓存存储器可以是参照图3或图5描述的L2高速缓存存储器和或L1高速缓存存储器，以及第二子系统的逻辑电路可以是参照图3或图5描述的内核逻辑电路。在另一种配置中，第二子系统可以是CPU子系统102。在这样的配置中，被耦合至第二子系统的至少一个高速缓存存储器可以是上文参照图1描述的L1高速缓存存储器，以及第二子系统的逻辑电路可以是上文参照图1描述的内核逻辑电路例如112、114、116、118、132、134、136和138。[0050]在一种配置中，第二功率域从专用功率源例如SMPS204或506获取功率。在一种配置中，当第二子系统进入低功率模式时，第二功率域可以维持用于在至少一个高速缓存存储器中保持数据所需要的最小电压。[0051]在406处，SoC提供第三功率域至第一子系统的逻辑电路。在一种配置中，第三功率域可以是芯片逻辑域例如芯片逻辑域2〇8或52〇。在一种配置中，第一子系统的逻辑电路可以是上文参照图3描述的子系统350的逻辑电路354,或者下文参照图5描述的子系统550的逻辑电路554。在另一种配置中，第一子系统的逻辑电路可以是上文参照图1描述的附加子系统的逻辑电路。在一种配置中，第三功率域从专用功率源例如SMPS202或504获取功率。[0052]图5是示出被配置为实施图4的方法的集成电路502的图500。在一种配置中，1C502的每个部件执行与上文参照图2描述的1C250、上文参照图3描述的1C360以及上文参照图1描述的1C150的对应部件相似的功能。在一种配置中，1C5〇2是SoC。[0053]如图所示，IC502可以包括CPU子系统530和附加子系统550。子系统550可以是GPU子系统、IO子系统或除CPU子系统530以外的任何子系统。CPU子系统530包括若干内核逻辑电路例如内核逻辑电路536、若干L1高速缓存存储器例如L1高速缓存存储器538、L2高速缓存存储器540和542、以及CCI534。子系统550包括SoC存储器552。在一种配置中，SoC存储器552可以是CPU子系统530外部的片上SRAM。在一种配置中，SoC存储器552可以是调制解调器DSPL2高速缓存、音频DSPL2高速缓存、图形内部（SoCRAM、显示器内部（SoCRAM、相机内部（SoCRAM、视频内部（SoCRAM、外围设备（例如USB、Crypto、e疆C内部SoCRAM、共享存储器等中的一个或多个。在一种配置中，SoC存储器552可以是子系统550的一部分。在另一种配置中，SoC存储器552可以在子系统550的外部，但被耦合至子系统550的部件例如逻辑电路554或者与子系统550的部件例如逻辑电路554相关联。[0054]1C502包括将功率提供至三个功率域芯片逻辑域520、内核逻辑域522和存储器域524中的部件的SMPS504、506和508。三个LD0调节器510、512和514从SMPS508获取功率。在一种配置中，存储器域524中的部件可以从SMPS508经由LD0调节器510来进行次级调节。1C502的许多其它部件可以从SMPS508经由LD0调节器512和514来进行次级调节。[0055]在一个配置中，CPU子系统530和子系统550可以将部件放置到三个功率域中：芯片逻辑域52〇、存储器域524和内核逻辑域M2。例如，内核逻辑电路例如536、L1高速缓存存储器例如538、L2高速缓存存储器（540和542以及CCI534被分组到内核逻辑域522中。SoC存储器552被放置到存储器域5M中。CPU子系统53〇和子系统550的其它部件例如，CPU子系统530的CTO包装器532、子系统550的逻辑电路554被分组到芯片逻辑域520中。[0056]1C502可以包括用于提供第一功率域至至少一个SoC存储器的装置。至少一个SoC存储器被耦合至SoC的第一子系统。在一种配置中，第一功率域可以是存储器域524。在一种配置中，第一子系统可以是子系统550以及至少一个SoC存储器可以是SoC存储器552。在一种配置中，用于提供第一功率域至至少一个SoC存储器的装置可以是SMPS508、LD0调节器510以及连接SMPS508、LD0调节器510和至少一个SoC存储器的电路布线。在一种配置中，用于提供第一功率域的装置执行上文关于图4的402所描述的操作。[0057]1C502可以包括用于提供第二功率域至至少一个高速缓存存储器和第二子系统的逻辑电路的装置，该至少一个高速缓存存储器被耦合至第二子系统。在一种配置中，第二功率域可以是内核逻辑域522。在一种配置中，第二子系统可以是CPU子系统530。在这样的配置中，被耦合至第二子系统的至少一个高速缓存存储器可以是L2高速缓存存储器例如540和或542和或L1高速缓存存储器例如538，以及第二子系统的逻辑电路可以是内核逻辑电路例如536。在一种配置中，用于提供第二功率域至至少一个高速缓存存储器和第二子系统的逻辑电路的装置可以是SMPS506和将SMPS506连接至第二子系统的至少一个高速缓存存储器和逻辑电路的电路布线，该至少一个高速缓存存储器被耦合至第二子系统。在一种配置中，用于提供第二功率域的装置执行上文关于图4的404所描述的操作。[0058]1C502可以包括用于提供第三功率域至第一子系统的逻辑电路的装置。在一种配置中，第三功率域可以是芯片逻辑域520。在一种配置中，第一子系统的逻辑电路可以是子系统550的逻辑电路554。在一种配置中，用于提供第三功率域至第一子系统的逻辑电路的装置可以是SMPS504和将SMPS504连接至第一子系统的逻辑电路的电路布线。在这样的配置中，用于提供第三功率域的装置执行上文关于图4的406所描述的操作。[0059]应该理解，所公开的过程流程图中框的具体顺序或层次是示例性方法的说明。基于设计偏好，可以理解的是，可以重新布置过程流程图中框的具体顺序或层次。此外，一些框可以被组合或省略。所附方法权利要求以示例顺序呈现了各个框的要素，并非意味着限于所呈现的特定顺序或层次。[0060]提供之前的描述是为了使本领域的任何技术人员能够实践本文描述的各个方面。这些方面的各种修改对于本领域技术人员而言将是显而易见的，并且这里定义的一般原理可以应用于其它方面。因此，权利要求并非旨在限于本文所示的方面，而是要符合与语言权利要求相一致的全部范围，其中以单数形式指代的要素并非意在表示“一个且仅一个”，除非具体如此陈述，而是“一个或多个”。词语“示例性”在本文中被用来表示“用作示例、实例或说明”。本文描述为“示例性”的任何方面不一定被解释为优选的或有利于其它方面。除非特别说明，否则术语“一些”是指一个或多个。诸如“A、B或C中的至少一个”、“A、B和C中的至少一个”以及“A、B、C或其任意组合”的组合包括A、B和或C，并且可以包括多个A、多个B或多个C。具体地，诸如“A、B或C中的至少一个”、“A、B和C中的至少一个”、和“A、B、C或其任意组合”可以仅是A、仅是B、仅是C、A和B、A和C、B和C或A和B和C，其中任意这样的组合可以包含成员A、B或C的一个或多个成员。本领域普通技术人员已知或稍后将为本公开内容通篇描述的各个方面的要素的所有结构和功能等同物明确地通过引用并入本文，并且旨在被权利要求所涵盖。而且，本文公开的任何内容并非意在无偿提供至公众，不管这样的公开是否在权利要求中明确记载。除非使用短语“用于......的装置”明确限定要素，否则任何权利要求要素都不应被解释为装置加功能。

权利要求：1.一种设备，包括：多个存储器单元，其包括至少一个片上系统SoC存储器和至少一个高速缓存存储器；第一子系统，其被耦合至所述至少一个SoC存储器，其中所述至少一个SoC存储器与第一功率域相关联;以及第二子系统，其被耦合至所述至少一个高速缓存存储器，其中所述至少一个高速缓存存储器与第二功率域相关联。2.根据权利要求1所述的设备，其中所述第二子系统是中央处理单元CPU子系统。3.根据权利要求2所述的设备，其中所述至少一个高速缓存存储器包括二级L2高速缓存存储器。4.根据权利要求3所述的设备，其中所述CPU子系统包括一个或多个处理器集群，其中所述L2高速缓存存储器被耦合至所述一个或多个处理器集群中的一个处理器集群。5.根据权利要求2所述的设备，其中所述至少一个高速缓存存储器包括一级L1高速缓存存储器，其中所述CPU子系统包括多个处理器，其中所述L1高速缓存存储器被耦合至所述多个处理器中的一个处理器。6.根据权利要求1所述的设备，其中所述第一子系统包含第一逻辑电路，所述第一逻辑电路与第三功率域相关联。7.根据权利要求6所述的设备，其中所述第二子系统包括第二逻辑电路，所述第二逻辑电路与所述第二功率域相关联。8.根据权利要求1所述的设备，其中所述第一子系统和所述第二子系统驻留在SoC上。9.根据权利要求1所述的设备，还包括第一功率源和第二功率源，其中所述第一功率源被配置为向所述第一功率域供应功率，并且所述第二功率源被配置为向所述第二功率域供应功率。10.根据权利要求9所述的设备，还包括无线局域网WLAN射频RF部件，其中所述多个存储器单元还包括低功率DDRLPDDR，其中所述第一功率源进一步被配置为向所述LPDDR或所述WLANRF部件中的至少一个供应功率。11.根据权利要求1所述的设备，其中当所述第二子系统进入低功率模式时，所述第二功率域维持用于在所述至少一个高速缓存存储器中保持数据所需要的最小电压。12.—种提供功率网的方法，包括：向至少一个片上系统SoC存储器提供第一功率域，所述至少一个SoC存储器被耦合至第一子系统；以及向至少一个高速缓存存储器提供第二功率域，所述至少一个高速缓存存储器被耦合至第二子系统。13.根据权利要求12所述的方法，其中所述第二子系统是中央处理单元CPU子系统。14.根据权利要求13所述的方法，其中所述至少一个高速缓存存储器包括二级（L2高速缓存存储器。15.根据权利要求14所述的方法，其中所述CPU子系统包括一个或多个处理器集群，其中所述L2高速缓存存储器被耦合至所述一个或多个处理器集群中的一个处理器集群。16.根据权利要求I3所述的方法，其中所述至少一个高速缓存存储器包括一级（L1高速缓存存储器，其中所述CPU子系统包括多个处理器，其中所述L1高速缓存存储器被耦合至所述多个处理器中的一个处理器。17.根据权利要求12所述的方法，其中所述第一子系统包括第一逻辑电路，所述方法还包括向所述第一逻辑电路提供第三功率域。18.根据权利要求17所述的方法，其中所述第二子系统包括第二逻辑电路，所述方法还包括向所述第二逻辑电路提供所述第二功率域。19.根据权利要求12所述的方法，其中所述第一子系统和所述第二子系统驻留在S〇C上。20.根据权利要求12所述的方法，其中第一功率源被配置为向所述第一功率域供应功率，并且第二功率源被配置为向所述第二功率域供应功率。21.根据权利要求20所述的方法，其中所述第一功率源进一步被配置为向低功率DDRLPDDR或无线局域网WLAN射频RF部件中的至少一个供应功率。22.—种用于提供功率网的设备，包括：用于向至少一个片上系统SoC存储器提供第一功率域的装置，所述至少一个S〇C存储器被耦合至第一子系统；以及用于向至少一个高速缓存存储器提供第二功率域的装置，所述至少一个高速缓存存储器被耦合至第二子系统。23.根据权利要求22所述的设备，其中所述第二子系统是中央处理单元CPU子系统。24.根据权利要求23所述的设备，其中所述至少一个高速缓存存储器包含二级（L2高速缓存存储器。25.根据权利要求24所述的设备，其中所述CHJ子系统包括一个或多个处理器集群，其中所述L2高速缓存存储器被耦合至所述一个或多个处理器集群中的一个处理器集群。26.根据权利要求23所述的设备，其中所述至少一个高速缓存存储器包含一级（L1高速缓存存储器，其中所述CPU子系统包括多个处理器，其中所述L1高速缓存存储器被耦合至所述多个处理器中的一个处理器。27.根据权利要求22所述的设备，其中所述第一子系统包括第一逻辑电路，所述设备还包括用于向所述第一逻辑电路提供第三功率域的装置。28.根据权利要求27所述的设备，其中所述第二子系统包含第二逻辑电路，其中用于向所述至少一个高速缓存存储器提供所述第二功率域的所述装置进一步被配置为向所述第二逻辑电路提供所述第二功率域。29.根据权利要求22所述的设备，其中所述第一子系统和所述第二子系统驻留在SoC上。30.根据权利要求22所述的设备，其中用于提供所述第一功率域的所述装置包括被配置为向所述第一功率域供应功率的第一功率源，并且其中用于提供所述第二功率域的所述装置包括被配置为向所述第二功率域供应功率的第二功率源。

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