申请/专利权人：中芯国际集成电路制造(北京)有限公司;中芯国际集成电路制造(上海)有限公司

申请日：2017-04-05

公开（公告）日：2020-11-27

公开（公告）号：CN108695331B

主分类号：H01L27/11521(20170101)

分类号：H01L27/11521(20170101);G11C16/04(20060101)

优先权：

专利状态码：有效-授权

法律状态：2020.11.27#授权;2018.11.16#实质审查的生效;2018.10.23#公开

摘要：本发明提供一种存储器及其编程方法、擦除方法和读取方法、电子装置，所述存储器包括：半导体衬底；浮栅，设置在所述半导体衬底上；隧穿氧化层，设置在所述浮栅的侧壁上；第一选择栅和第二选择栅，并行设置在所述浮栅的两侧，第一选择栅与所述浮栅之间以及所述第二选择栅和所述浮栅之间通过所述隧穿氧化层隔离。本发明的存储器存储单元面积小，可自由选择数据写入和擦除速度，数据存储稳定，有效寿命长。

主权项：1.一种存储器，其特征在于，包括：半导体衬底；浮栅，设置在所述半导体衬底上；隧穿氧化层，设置在所述浮栅的侧壁上；源极和漏极，分别设置在所述浮栅两侧的半导体衬底中；第一选择栅和第二选择栅，并行设置在所述浮栅的两侧，所述第一选择栅与所述浮栅之间以及所述第二选择栅和所述浮栅之间通过所述隧穿氧化层隔离，其中，编程操作从所述第一选择栅侧的所述隧穿氧化层进行，擦除操作从所述第二选择栅侧的所述隧穿氧化层进行；栅极介电层，所述栅极介电层设置在所述浮栅、所述第一选择栅、所述第二选择栅以及所述隧穿氧化层与所述半导体衬底的表面之间。

全文数据：存储器及其编程方法、擦除方法和读取方法、电子装置技术领域[0001]本发明涉及半导体技术领域，具体而言涉及一种存储器及其编程方法、擦除方法和读取方法、电子装置。背景技术[0002]电可擦可编程只读存储器（ElectricallyErasableProgrammableRead-OnlyMemory，简称EEPROM，是一种掉电后数据不丢失的存储芯片，其可以在电脑上或专用设备上擦除已有信息，重新编程。EEPR0M是非易失性存储器，其中的闪速EEPR0M发展迅速。EEPR0M比DRAM复杂，因此EEPR0M的集成度很难提高。[0003]传统EEPR0M数据写入擦除通过浮栅Floatinggate下方的隧穿氧化层（tunneloxide窗口实现，由于该窗口面积有限，束缚了数据写入擦除的速度。[0004]传统闪存FlashETOXEPROMTunnelOxide技术是运用浮栅中电荷直接通过隧穿氧化层发生隧穿原理来写入和擦除数据。由于浮栅与隧穿氧化层接触面积大，因而FlashET0X存储单元擦除写入数据的速度很快。但由于直接隧穿对隧穿氧化层的损伤较大，多次擦除写入后，浮栅存储的电荷易通过损伤处逐渐丢失，最终造成存储数据失效，同样EEPR0M也具有类似的不足。[0005]因此，有必要提出一种新的存储器，以解决上述技术问题。发明内容[0006]在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。[0007]针对现有技术的不足，本发明一方面提供一种存储器，包括：[0008]半导体衬底；[0009]浮栅，设置在所述半导体衬底上；[0010]隧穿氧化层，设置在所述浮栅的侧壁上；[0011]第一选择栅和第二选择栅，并行设置在所述浮栅的两侧，所述第一选择栅与所述浮栅之间以及所述第二选择栅和所述浮栅之间通过所述隧穿氧化层隔离。[0012]进一步，所述第一选择栅面向所述侧壁的表面的面积小于或等于所述侧壁的面积。[0013]进一步，所述第二选择栅面向所述侧壁的表面的面积小于或等于所述侧壁的面积。[0014]进一步，所述第一选择栅由位于所述浮栅侧壁上的间隔设置的至少两个子选择栅构成，和或，所述第二选择栅由位于所述浮栅侧壁上的间隔设置的至少两个子选择栅构成。[0015]进一步，还包括栅极介电层，所述栅极介电层设置在所述浮栅、所述第一选择栅、所述第二选择栅以及所述隧穿氧化层与所述半导体衬底的表面之间。[0016]进一步，编程操作从所述第一选择栅侧的所述隧穿氧化层进行，擦除操作从所述第二选择栅侧的所述隧穿氧化层进行。[0017]进一步，还包括：[0018]栅间介电层，设置在所述浮栅的表面上；[0019]控制栅，设置在所述栅间介电层的表面上。[0020]进一步，还包括：[0021]源极和漏极，分别设置在所述浮栅两侧的半导体衬底中，其中，所述源极和所述漏极均具有第一导电类型。[0022]进一步，在所述半导体衬底中还设置有第二导电类型的阱区，所述源极和所述漏极设置在所述阱区中。[0023]本发明再一方面提供一种前述的存储器的编程方法，包括：[0024]对所述第一选择栅和所述第二选择栅中的一个施加第一电压；[0025]对所述第一选择栅和所述第二选择栅中的另一个施加第二电压，其中，所述第一电压和所述第二电压之间存在电势差，电子从第一电压和第二电压中电势低的一端注入到所述浮栅中，以实现所述编程。[0026]进一步，所述第一电压的数值范围为6V〜12V，所述第二电压的数值范围为2V〜5V〇[0027]进一步，将控制栅、漏极和源极均浮置。[0028]本发明再一方面提供一种前述的存储器的擦除方法，包括：[0029]对所述第一选择栅和所述第二选择栅中的一个施加第三电压；[0030]对所述第一选择栅和所述第二选择栅中的另一个施加第四电压，其中，所述第三电压和所述第四电压之间存在电势差，以将存储在所述浮栅中的电子从第三电压和第四电压中电势高的一端移出，实现所述擦除。[0031]进一步，所述第三电压高于所述第四电压，所述第三电压的数值范围为6V〜12V，所述第四电压为0V或者负电压。[0032]进一步，所述控制栅、所述漏极和所述源极均浮置。[0033]本发明再一方面提供一种前述的存储器的读取方法，所述存储器包括设置在所述浮栅上的控制栅，以及分别设置在所述浮栅两侧的半导体衬底中的源极和漏极，所述读取方法包括：[0034]对所述控制栅施加开启电压，对所述源极施加ov或者负电压，对所述漏极施加第五电压，其中，所述开启电压和所述第五电压为正电压，并且所述第五电压低于所述开启电压，以实现所述读取。[0035]进一步，所述第一选择栅和所述第二选择栅均浮置。[00¾]本发明另一方面还提供一种电子装置，所述电子装置包括前述的存储器。[0037]根据本发明的存储器，在浮栅的两侧并行设置第一选择栅和第二选择栅,并且浮栅和选择栅之间由设置在浮栅侧壁上的隧穿氧化层隔离，与传统EEPR0M相比，有效缩小了存储单元面积，并且，可以根据需要调整并行的选择栅的窗口面积，自由选择数据写入和擦除速度;并且由于两侧选择栅地位等价，写入可以从一侧选择栅的隧穿氧化层进行，擦除可以从另一侧选择栅的隧穿氧化层进行，避免了对同一隧穿氧化层反复进行写入和擦除，减缓隧穿氧化层的受损伤的速率，从而提升存储器的有效寿命;因此，本发明的存储器存储单元面积小，可自由选择数据写入和擦除速度，数据存储稳定，有效寿命长。附图说明[0038]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。[0039]附图中：[0040]图1示出了现有的一个实施方式的EEPR0M存储器的剖视图；[0041]图2不出了现有的一个实施方式的Flash单元结构的剖视图；[0042]图3A示出了本发明一个实施方式的存储器的俯视图；[0043]图3B示出了本发明一个实施方式的存储器的剖视图，其中，图3B为沿图3A中的AA’截面所获得的剖视图；[0044]图4A示出了本发明一个实施方式的存储器进行编程时的剖视图；[0045]图4B示出了本发明一个实施方式的存储器进行擦除时的剖视图；[0046]图5不出了本发明的一个实施方式的读取存储单元数据时的IV曲线图；[0047]图6不出了本发明一实施例中的电子装置的示意图。具体实施方式[0048]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。[0049]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。[0050]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和或部分，这些元件、部件、区、层和或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。[0051]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在.••之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向（旋转90度或其它取向）并且在此使用的空间描述语相应地被解释。[0052]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和或组的存在或添加。在此使用时，术语“和或”包括相关所列项目的任何及所有组合。[0053]这里参考作为本发明的理想实施例（和中间结构）的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。[0054]为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。[0055]图1示出了现有的一个实施方式的EEPR0M存储器的剖视图；图2示出了现有的一个实施方式的Flash单元结构的剖视图。t〇〇56]其中，如图1所示的传统EEPR0M包括:形成在半导体衬底上的隧穿氧化层，其中隧穿氧化层中包括较薄的隧穿氧化层窗口101，在隧穿氧化层上设置有浮栅102,在所述浮栅102上设置有控制栅104,在控制栅104和浮栅102之间设置有栅间介电层103,栅间介电层1〇3可选用0N0氧化物氮化物氧化物，oxide-nitride-oxide介电层，在浮栅外侧的半导体衬底上还设置有选择栅105,选择栅和浮栅之间存在间隔。传统EEPR0M数据写入擦除通过浮栅Floatinggate下方的隧穿氧化层tunneloxide窗口实现，由于该窗口面积有限，束缚了数据写入擦除的速度。隧穿氧化层窗口长期经过写入和擦除操作后，会受到损伤damage，浮栅存储的电荷易通过损伤处逐渐丢失，最终造成存储数据失效。[°057]如图2所示的传统闪存包括:设置在半导体衬底上的栅极介电层201，设置在栅极介电层201上的浮栅202,设置在浮栅202上的栅间介电层203,以及设置在栅间介电层203上的控制栅204。传统闪存FlashETOXEPROMTunnelOxide技术是运用浮栅中电荷直接通过隧穿氧化层发生隧穿原理来写入和擦除数据。由于浮栅与隧穿氧化层接触面积大，因而FlashET0X存储单元擦除写入数据的速度很快。但由于直接隧穿对隧穿氧化层的损伤较大，多次擦除写入后，浮栅存储的电荷易通过损伤处逐渐丢失，最终造成存储数据失效。[0058]实施例一[0059]为了解决前述的技术问题，本发明实施例中提供一种存储器，所述存储器主要包括：[0060]半导体衬底；[0061]浮栅，设置在所述半导体衬底上；[0062]隧穿氧化层，设置在所述浮栅的侧壁上；[0063]第一选择栅和第二选择栅，并行设置在所述浮栅的两侧，所述第一选择栅与所述浮栅之间以及所述第二选择栅和所述浮栅之间通过所述隧穿氧化层隔离。[0064]根据本发明的存储器，在浮栅的两侧并行设置第一选择栅和第二选择栅，并且浮栅和选择栅之间由设置在浮栅侧壁上的隧穿氧化层隔离，与传统EEPR0M相比，有效缩小了存储单元面积，并且，可以根据需要调整并行的选择栅的窗口面积，自由选择数据写入和擦除速度;并且由于两侧选择栅地位等价，写入可以从一侧选择栅的隧穿氧化层进行，擦除可以从另一侧选择栅的隧穿氧化层进行，避免了对同一隧穿氧化层反复进行写入和擦除，减缓隧穿氧化层的受损伤的速率，从而提升存储器的有效寿命;因此，本发明的存储器存储单元面积小，可自由选择数据写入和擦除速度，数据存储稳定，有效寿命长。[0065]具体地，下面参考图3A-图3B对本发明的存储器结构做详细描述，其中，图3A示出了本发明一个实施方式的存储器的俯视图；图3B示出了本发明一个实施方式的存储器的剖视图。t〇〇66]作为示例，本发明的存储器可以为非易失性存储器NVM，具体地，本发明的存储器为EEPR0M，包括:半导体衬底300,以及设置在所述半导体衬底300上的浮栅302。[0067]所述半导体衬底300可以是以下所提到的材料中的至少一种：硅、绝缘体上硅SOI、绝缘体上层叠硅（SSOI、绝缘体上层叠锗化硅（S-SiGeOI、绝缘体上锗化硅SiGeOI以及绝缘体上锗GeOI等。作为示例，在本实施例中，半导体衬底300的构成材料选用单晶硅。[0068]在一个示例中，在所述半导体衬底300上还设置有浮栅302,所述浮栅302覆盖部分所述半导体衬底300。[0069]其中，浮栅302的材料可以为本领域技术人员熟知的任何适合的材料，例如半导体材料，较佳地所述浮栅302的材料包括多晶硅或者掺杂的多晶硅等。[0070]在一个示例中，如图3B所示，在所述浮栅302下方的半导体衬底表面上设置有栅极介电层301。[0071]可选地，栅极介电层301可选用0N0氧化物氮化物氧化物，oxide-nitride-oxide介电层。具体的，栅极介电层301可以为氧化物-氮化物-氧化物总共三层0N0三明治结构，本领域的技术人员应当理解的是，栅极介电层301也可以为一层氮化物、或者一层氧化物、或者一层氮化物上形成一层氧化物等绝缘结构。其中，栅极介电层301的厚度可以为根据实际器件需要进行合理设定，在此不做具体限制。[0072]在一个示例中，在所述浮栅的侧壁上设置有隧穿氧化层303,其中，所述隧穿氧化层303位于所述浮栅的相对的两个侧壁上。[0073]隧穿氧化层303可以包括如下的任何传统电介质：Si〇2、SiON、SiON2、以及包括钙钛矿型氧化物的其它类似氧化物。其中，隧穿氧化层303的材料可选用氧化硅，形成方式采用热氧化法。形成的隧穿氧化层的厚度在几十埃左右，在一个示例中，所述隧穿氧化层的厚度为80埃至110埃。上述厚度范围仅作为示例，对于其他适合的厚度也可适用于本发明。[0074]在一个示例中，本发明的存储器还包括:并行设置在所述浮栅的两侧的第一选择栅3041和第二选择栅3〇42,第一选择栅3041与所述浮栅302之间以及所述第二选择栅3042和所述浮栅302之间通过所述隧穿氧化层303隔离，也即所述第一选择栅和第二选择栅分别设置在所述浮栅两侧的所述隧穿氧化层的侧面上。[0075]进一步地，所述第一选择栅3041和第二选择栅3042在所述浮栅侧壁上的面积可以根据实际需要进行调整。[0076]在一个示例中，所述第一选择栅3041面向所述浮栅302的侧壁的表面的面积小于或等于所述侧壁的面积，例如，可以使第一选择栅3041的顶面低于所述浮栅的顶面，则所述第一选择栅3041的面积小于与其所靠近的所述浮栅302的侧壁的面积，或者，也可以使第一选择栅3041的长度小于所述浮栅的长度，则所述第一选择栅3041的面积小于与其所靠近的所述浮栅302的侧壁的面积。[0077]在一个示例中，所述第二选择栅3041面向所述浮栅302的侧壁的表面的面积小于或等于所述侧壁的面积，例如，可以使第二选择栅3042的顶面低于所述浮栅的顶面，则所述第二选择栅3042的面积小于与其所靠近的所述浮栅302的侧壁的面积，或者，也可以使第二选择栅3042的长度小于所述浮栅的长度，则所述第二选择栅3042的面积小于与其所靠近的所述浮栅302的侧壁的面积。[0078]示例性地，第一选择栅和第二选择栅可以覆盖浮栅的整个的侧壁，也可以仅覆盖浮栅的部分侧壁，其中，在调整第一选择栅和第二选择栅的面积时，相应的与两个选择栅接触的隧穿氧化层的面积也会相应变化，进而实现对隧穿氧化层窗口面积的调整，也即，与选择栅接触的隧穿氧化层即可定义为隧穿氧化层窗口，通过调整该隧穿氧化层窗口的面积，可以自由选择数据写入和擦除速度，通常隧穿氧化层窗口的面积越大速度越快，面积越小，速度越慢。[0079]在一个示例中，所述第一选择栅和所述第二选择栅可以对称设置，或者，还可以使浮栅两侧的第一选择栅和第二选择栅的面积不同，例如其中一个选择栅的面积大于另一个选择栅的面积。[0080]在一个示例中，所述第一选择栅由位于所述浮栅侧壁上的间隔设置的至少两个子选择栅构成，和或，所述第二选择栅由位于所述浮栅侧壁上的间隔设置的至少两个子选择栅构成。[0081]具体地，所述第一选择栅3041和所述第二选择栅3042的材料可以使用本领域技术人员熟知的任何适合的材料，例如多晶硅或者掺杂的多晶硅，或者其他的适合作为选择栅的材料，本实施例中，所述第一选择栅3041和第二选择栅3042的材料包括多晶硅。[0082]在一个示例中，所述栅极介电层301还进一步延伸至所述浮栅两侧的第一选择栅3041和第二选择栅3〇42的下方，也即，栅极介电层301设置在所述浮栅302、所述第一选择栅3〇41、所述第二选择栅3042以及所述隧穿氧化层303与所述半导体衬底300的表面之间。[Q083]进一步地，如图3A和图3B所示，本发明的存储器还包括源极3071和漏极3072,所述源极3071和漏极3072分别设置在所述浮栅302两侧的半导体衬底300中，所述源极和所述漏极均具有第一导电类型，例如第一导电类型为N型，较佳地，所述源极3071和漏极3072为N型杂质重掺杂的源极和漏极。[0084]在一个示例中，所述源极3〇n的外端延伸到所述第一选择栅3041外侧的半导体衬底300中，所述漏极3072的外延延伸到所述第二选择栅3042外侧的半导体衬底300中。[QQ85]在一个示例中，在所述半导体衬底300中还设置有第二导电类型的阱区，例如，P型阱区，所述源极3071和所述漏极3072设置在所述阱区中，所述第二导电类型和所述第一导电类型为相反的导电类型，例如，所述第一导电类型为N型，则所述第二导电类型为P型，或者，所述第一导电类型为P型，第二导电类型为N型。本实施例中，主要以第一导电类型为N型，第二导电类型为P型的情况对本发明进行说明。[0086]进一步地，本发明的存储器还包括栅间介电层305,所述栅间介电层305设置在所述浮栅302的表面，并且，进一步地，所述栅间介电层还向所述浮栅302两侧延伸到所述隧穿氧化层303的表面。[0087]可选地，栅间介电层305可选用0N0氧化物氮化物氧化物，oxide-nitride-oxide介电层。具体的，栅间介电层305可以为氧化物-氮化物-氧化物总共三层0N0三明治结构，本领域的技术人员应当理解的是，栅间介电层305也可以为一层氮化物、或者一层氧化物、或者一层氮化物上形成一层氧化物等绝缘结构。其中，栅间介电层305的厚度可以为根据实际器件需要进行合理设定，在此不做具体限制。[0088]进一步地，本发明的存储器还包括控制栅306,所述控制栅306设置在所述栅间介电层305的表面上。[0089]其中，所述控制栅306覆盖其下方与所述浮栅302相对应的栅间介电层305的表面。[0090]在一个示例中，定义所述源极和漏极之间的连线的延伸方向为第一方向，在半导体衬底的平面内与所述第一方向垂直的方向为第二方向，所述控制栅沿所述第二方向延伸并横跨所述浮栅。[0091]其中，“横跨”是指在所述浮栅302上的所述栅间介电层305的表面上以及所述浮栅的未形成所述第一选择栅和第二选择栅的侧壁上均形成有所述控制栅。[0092]示例性地，控制栅的材料包括多晶硅，也可以包括任何导电材料或半导体材料，例如包括金属材料。[0093]本发明的存储器的隧穿氧化层设置在浮栅侧壁上，控制栅只用来读取数据，所加电压较小，因此对浮栅底部的栅极介电层的损伤较小，因而本发明的存储器的热载流子注入效应HCI，负偏压温度不稳定性NBTI的有效寿命有着极大提升。[0094]示例性地，在所述控制栅、选择栅、所述源极、所述漏极上还分别形成有各种接触结构未示出），以将控制栅、选择栅、源极、漏极等引出，实现与外部电源或者外部电路的电连接。[0095]至此完成了对本发明的存储器结构的关键构件的说明，对于完整的存储器结构，还可能包括其他的部分，在此不做--赘述。[0096]综上所述，根据本发明的存储器，在浮栅的两侧并行设置第一选择栅和第二选择栅，并且浮栅和选择栅之间由设置在浮栅侧壁上的隧穿氧化层隔离，与传统EEPR0M相比，有效缩小了存储单元面积，并且，可以根据需要调整并行的选择栅的窗口面积，自由选择数据写入和擦除速度;并且由于两侧选择栅地位等价，写入可以从一侧选择栅的隧穿氧化层进行，擦除可以从另一侧选择栅的隧穿氧化层进行，避免了对同一隧穿氧化层反复进行写入和擦除，减缓隧穿氧化层的受损伤的速率，从而提升存储器的有效寿命；因此，本发明的存储器存储单元面积小，可自由选择数据写入和擦除速度，数据存储稳定，有效寿命长。[0097]实施例二[0098]本发明还提供如前述实施例一中所述的存储器的编程方法、擦除方法以及读取方法。下面，参考图4A-图4B和图5对存储器的编程方法、擦除方法以及读取方法进行解释和说明，其中，图4A示出了本发明一个实施方式的存储器进行编程时的剖视图；图妨示出了本发明一个实施方式的存储器进行擦除时的剖视图；图5示出了本发明的一个实施方式的读取存储单元数据时的IV曲线图；[00"]具体地，本发明的存储器可以为非易失性存储器NVM，具体地，本发明的存储器为EEPROM。[0100]作为示例，本发明的存储器的编程方法，包括：[0101]对所述第一选择栅和所述第二选择栅中的一个施加第一电压；[0102]对所述第一选择栅和所述第二选择栅中的另一个施加第二电压，其中，所述第一电压和所述第二电压之间存在电势差，电子从第一电压和第二电压中电势低的一端注入到所述浮栅中，在浮栅中存储电子，以实现所述编程。[0103]在一个示例中，第一电压的电压值可以大于第二电压，所述第一电压的数值范围为6V〜12V，例如，6¥、7¥、8¥、9¥、10¥、11¥、12¥等，所述第二电压的数值范围为2¥〜5丫，例如，2¥、3¥、伙、5¥等，上述数值范围仅作为示例，对于其他适合的电压也可以适用于本发明。[0104]进一步地，在进行编程操作时，将控制栅、漏极和源极均浮置floating。[0105]本实施例中，如图4A所示，对第一选择栅3041施加例如5V的低电压，对第二选择栅3042施加例如1M的高电压，将控制栅、漏极和源极均浮置，电子从第一选择栅3041侧穿过该侧的隧穿氧化层3〇3注入到浮栅302中，在浮栅中存储电子，以实现编程操作。[0106]作为示例，本发明还提供一种如实施例一中的存储器的擦除方法，包括：[0107]对所述第一选择栅和所述第二选择栅中的一个施加第三电压；[0108]对所述第一选择栅和所述第二选择栅中的另一个施加第四电压，其中，所述第三电压和所述第四电压之间存在电势差，以将存储在所述浮栅中的电子从第三电压和第四电压中电势高的一端移出，实现所述擦除。[0109]进一步地，所述第三电压高于所述第四电压，所述第三电压的数值范围为6V〜12V，例如，6¥、7¥、8¥、9¥、10¥、11¥、12¥等，所述第四电压为0¥或者负电压。[0110]进一步地，所述控制栅、所述漏极和所述源极均浮置。[0111]具体地，本实施例中，如图4B所示，对所述第一选择栅施加例如0V的低电压，对所述第二选择栅施加例如12V的高电压，其中，〇V的低电压和12V的高电压之间存在电势差，以将通过编程存储在所述浮栅302中的电子从第二选择栅3042端移出，实现擦除操作。[0112]其中，由于第一选择栅和第二选择栅并行设置，两侧选择栅地位等价，写入也即编程可以从一侧选择栅的隧穿氧化层（例如第一选择栅侧的隧穿氧化层进行，擦除可以从另一侧选择栅的隧穿氧化层例如第二选择栅侧的隧穿氧化层进行，避免了对同一隧穿氧化层反复进行写入和擦除，减缓隧穿氧化层的受损伤的速率，从而提升存储器的有效寿命。[0113]作为示例，本发明的如前述实施例一中所述的存储器的读取方法，所述存储器包括设置在所述浮栅上的控制栅，以及分别设置在所述浮栅两侧的半导体衬底中的源极和漏极，所述读取方法包括：[0114]对所述控制栅施加开启电压，对所述源极施加0V或者负电压，对所述漏极施加第五电压，所述第五电压低于所述开启电压，其中，所述开启电压和所述第五电压为正电压，并且所述第五电压低于所述开启电压，以实现所述读取。[0115]其中，开启电压是指能够使存储器开启的电压。[0116]进一步地，所述第一选择栅和所述第二选择栅均浮置。[0117]本实施例中，开启电压可以为任意的能够使存储器开启的电压值，具体的可根据存储器的实际情况进行合理选择。[0118]进一步地，第五电压的值可根据存储器的开启电压而设定，第五电压低于开启电压。[0119]通过本发明的读取方法，可以正常的进行存储器的读取操作。[0120]进一步地，图5示出了本发明的一个实施方式的读取存储单元数据时的IV曲线图，其中，图5中纵坐标为Ids源漏电流的值，横坐标表示电压，其中，横坐标中Vsens表示读取操作时的开启电压，VT0表示擦除后的阈值电压，VT表示编程后的阈值电压，Vcs表示栅-源电压，由图可以看出，Vsens与曲线有交叉点，表示擦除后的存储器单元能被开启且读到电流Ids，则存储单元的状态为“1”；而编程后的存储器单元由于Vsens小于VT尚未开启，此时Ids电流非常小，存储单元的状态为“0”。[0121]综上所述，根据本发明的方法可以很容易的实现存储器的编程操作、擦除操作和读取操作。[0122]实施例三[0123]本发明还提供了一种电子装置，包括实施例一所述的存储器。[0124]本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、数码相框、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括电路的中间产品。本发明实施例的电子装置，由于使用了上述的存储器，因而具有更好的性能。[0125]其中，图6示出移动电话手机的示例。移动电话手机500被设置有包括在外壳501中的显示部分502、操作按钮503、外部连接端口504、扬声器505、话筒506等。[0126]其中所述移动电话手机包括实施例一所述的存储器，所述存储器包括：[0127]半导体衬底；[0128]浮栅，设置在所述半导体衬底上；[0129]隧穿氧化层，设置在所述浮栅的侧壁上；[0130]第一选择栅和第二选择栅，并行设置在所述浮栅的两侧，所述第一选择栅与所述浮栅之间以及所述第二选择栅和所述浮栅之间通过所述隧穿氧化层隔离。[0131]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

权利要求：1.一种存储器，其特征在于，包括：半导体衬底；浮栅，设置在所述半导体衬底上；隧穿氧化层，设置在所述浮栅的侧壁上；第一选择栅和第二选择栅，并行设置在所述浮栅的两侧，所述第一选择栅与所述浮栅之间以及所述第二选择栅和所述浮栅之间通过所述隧穿氧化层隔离。2.如权利要求1所述的存储器，其特征在于，所述第一选择栅面向所述侧壁的表面的面积小于或等于所述侧壁的面积。3.如权利要求1或2所述的存储器，其特征在于，所述第二选择栅面向所述侧壁的表面的面积小于或等于所述侧壁的面积。4.如权利要求1所述的存储器，其特征在于，所述第一选择栅由位于所述浮栅侧壁上的间隔设置的至少两个子选择栅构成，和或，所述第二选择栅由位于所述浮栅侧壁上的间隔设置的至少两个子选择栅构成。5.如权利要求1所述的存储器，其特征在于，还包括栅极介电层，所述栅极介电层设置在所述浮栅、所述第一选择栅、所述第二选择栅以及所述隧穿氧化层与所述半导体衬底的表面之间。6.如权利要求1所述的存储器，其特征在于，编程操作从所述第一选择栅侧的所述隧穿氧化层进行，擦除操作从所述第二选择栅侧的所述隧穿氧化层进行。7.如权利要求1所述的存储器，其特征在于，还包括：栅间介电层，设置在所述浮栅的表面上；控制栅，设置在所述栅间介电层的表面上。8.如权利要求1所述的存储器，其特征在于，还包括：源极和漏极，分别设置在所述浮栅两侧的半导体衬底中，其中，所述源极和所述漏极均具有第一导电类型。9.如权利要求8所述的存储器，其特征在于，在所述半导体衬底中还设置有第二导电类型的阱区，所述源极和所述漏极设置在所述阱区中。10.—种如权利要求1至9之一所述的存储器的编程方法，其特征在于，包括：对所述第一选择栅和所述第二选择栅中的一个施加第一电压；对所述第一选择栅和所述第二选择栅中的另一个施加第二电压，其中，所述第一电压和所述第二电压之间存在电势差，电子从第一电压和第二电压中电势低的一端注入到所述浮栅中，以实现所述编程。11.如权利要求10所述的编程方法，其特征在于，所述第一电压的数值范围为6V〜12V，所述第二电压的数值范围为2V〜5V。12.如权利要求10所述的编程方法，其特征在于，将控制栅、漏极和源极均浮置。13.—种如权利要求1至9之一所述的存储器的擦除方法，其特征在于，包括：对所述第一选择栅和所述第二选择栅中的一个施加第三电压；对所述第一选择栅和所述第二选择栅中的另一个施加第四电压，其中，所述第三电压和所述第四电压之间存在电势差，以将存储在所述浮栅中的电子从第三电压和第四^压中电势高的一端移出，实现所述擦除。14.如权利要求13所述的擦除方法，其特征在于，所述第三电压高于所述第四电压，所述第三电压的数值范围为6V〜12V，所述第四电压为0V或者负电压。15.如权利要求13所述的擦除方法，其特征在于，所述控制栅、所述漏极和所述源极均浮置。16.—种如权利要求1至6之一所述的存储器的读取方法，所述存储器包括设置在所述浮栅上的控制栅，以及分别设置在所述浮栅两侧的半导体衬底中的源极和漏极，其特征在于，所述读取方法包括：对所述控制栅施加开启电压，对所述源极施加〇V或者负电压，对所述漏极施加第五电压，其中，所述开启电压和所述第五电压为正电压，并且所述第五电压低于所述开启电压，以实现所述读取。17.如权利要求16所述的读取方法，其特征在于，所述第一选择栅和所述第二选择栅均浮置。18.—种电子装置，其特征在于，所述电子装置包括如权利要求1至9之一所述的存储器。

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