申请/专利权人：乐金显示有限公司

申请日：2017-12-19

公开（公告）日：2021-01-12

公开（公告）号：CN108206000B

主分类号：G09G3/20(20060101)

分类号：G09G3/20(20060101);G09G3/3266(20160101);G09G3/36(20060101)

优先权：["20161219 KR 10-2016-0173660"]

专利状态码：有效-授权

法律状态：2021.01.12#授权;2018.07.20#实质审查的生效;2018.06.26#公开

摘要：本发明公开了一种栅极驱动电路，其包括包含多个级的移位寄存器。多个级中的第n级包括根据Q节点处的电压将第一时钟输出至输出节点的上拉开关元件、根据QB节点处的电压将栅极低电压输出至输出节点的下拉开关元件以及将Q节点处的电压和QB节点处的电压反相并输出的逻辑单元。逻辑单元包括：第一开关元件，其位于提供起始电压的起始电压线与Q节点之间；第二开关元件，其连接至QB节点；第三开关元件，其位于第二开关元件与栅极低电压线之间；第四开关元件，其位于栅极高电压线与QB节点之间；第五开关元件，其位于Q节点与栅极低电压线之间；第一电容器，其位于Q节点与输出节点之间；以及第二电容器，其位于栅极低电压线与下拉开关元件的栅极之间。

主权项：1.一种栅极驱动电路，包括：包括多个级的移位寄存器，所述移位寄存器被配置成接收第一时钟、第二时钟、第三时钟和第四时钟，其中，所述多个级当中的第n级包括：上拉开关元件，其基于Q节点处的电压将第一时钟输出至输出节点；下拉开关元件，其基于QB节点处的电压将栅极低电压输出至所述输出节点；以及逻辑单元，其输出所述Q节点处的电压和所述QB节点处的电压，所述逻辑单元包括：第一开关元件，其包括被输入所述第四时钟的栅极，所述第一开关元件连接在向所述逻辑单元提供起始电压的起始电压线与所述Q节点之间；第二开关元件，其连接至所述QB节点，所述第二开关元件包括连接至所述Q节点的栅极；第三开关元件，其连接在所述第二开关元件与提供所述栅极低电压的栅极低电压线之间；第四开关元件，其包括被输入所述第三时钟的栅极，所述第四开关元件连接在提供栅极高电压的栅极高电压线与所述QB节点之间；第五开关元件，其包括连接至所述QB节点的栅极，所述第五开关元件连接在所述Q节点与所述栅极低电压线之间；第一电容器，其连接在所述Q节点与所述输出节点之间；和第二电容器，其连接在所述栅极低电压线与所述下拉开关元件的栅极之间，其中，n为正整数。

全文数据：栅极驱动电路[0001]相关申请的交叉引用[0002]本申请要求于2016年12月19日向韩国知识产权局提交的韩国专利申请第10-2〇16_0173660号的优先权，其公开内容通过引用并入本文。技术领域[0003]本公开内容涉及一种栅极驱动电路，更具体地，涉及一种能够实现窄边框的栅极驱动电路。背景技术[0004]平板显示器FPD被用在诸如移动电话、平板电脑、笔记本式计算机、电视机和监视器的各种电子装置中。近来的FPD包括液晶显示装置在下文中称为“LCD”）、有机发光二极管显示器在下文中称为“OLED”）等。这样的显示装置包括像素阵列，该像素阵列包括用于显示图像的多个像素以及控制多个像素中的每个像素透射或发射光的驱动电路。显示装置的驱动电路包括向像素阵列的数据线提供数据信号的数据驱动电路、向像素阵列的栅极线或扫描线顺序地提供与数据信号同步的栅极信号或扫描信号）的栅极驱动电路或扫描驱动电路）、以及控制数据驱动电路和栅极驱动电路的时序控制器等。[0005]近来，随着显示装置被制造得更薄，栅极驱动电路可以连同像素阵列一起嵌入显示面板中。嵌入显示面板中的栅极驱动电路被称为面板内栅极GIP电路。因此，为了将栅极驱动电路嵌入显示面板中，需要简化栅极驱动电路的配置。[0006]具体地，栅极驱动电路由多个开关元件构成。此外，随着显示装置被开发成输出高分辨率，栅极驱动电路由更多开关元件构成，以向多条栅极线提供栅极信号。因此，随着构成栅极驱动电路的开关元件的数量增加，栅极驱动电路中包括的开关元件的数量可能引起将栅极驱动电路嵌入显示面板中并且实现显示装置的窄边框的问题。发明内容[0007]本公开内容的一个目的是提供一种栅极驱动电路，其中，移位寄存器的级中的每个级由六个或七个开关元件构成，从而显著地减少了栅极驱动电路中包括的开关元件的数量。[0008]本公开内容的另一目的是提供一种栅极驱动电路，其中构成栅极驱动电路的开关元件的数量减少，使得将栅极驱动电路设置在显示面板中所需的面积减小并且显示面板的边框尺寸也减小。[0009]本公开内容的目的不限于上述目的，并且本领域技术人员可以从以下描述中清楚地理解上文未提及的其他目的。[0010]根据本公开内容的一个方面，提供了一种栅极驱动电路。该栅极驱动电路包括移位寄存器，该移位寄存器包括多个级。在多个级当中的第n级n为正整数包括:上拉开关元件，其根据Q节点处的电压将第一时钟输出至输出节点；下拉开关元件，其根据QB节点处的电压将栅极低电压VGL输出至输出节点；以及逻辑单元，其将Q节点处的电压和QB节点处的电压反相并输出。逻辑单元包括:第一开关元件，其包括被输入第四时钟的栅极，并且位于提供起始电压的起始电压线与Q节点之间；第二开关元件，其包括连接至Q节点的栅极并且连接至QB节点；第三开关元件，其位于第二开关元件与提供栅极低电压的栅极低电压线之间；第四开关元件，其包括被输入第三时钟的栅极，并且位于提供栅极高电压的栅极高电压线与QB节点之间；第五开关元件，其包括连接至QB节点的栅极，并且位于Q节点与栅极低电压线之间；第一电容器，其位于Q节点与输出节点之间；以及第二电容器，其位于栅极低电压线与下拉开关元件的栅极之间。在根据本公开内容的示例性实施方式的栅极驱动电路中，用于驱动栅极驱动电路的开关元件的数量和时钟信号的数量减少，使得将栅极驱动电路设置在显示面板中所需的空间减少，因而，显示面板的边框尺寸也减小。[0011]根据本公开内容的另一方面，提供了一种栅极驱动电路。该栅极驱动电路包括移位寄存器，该移位寄存器包括多个级。多个级当中的第n级n为正整数包括:上拉开关元件，其包括连接至Q节点的栅极，并且位于提供第一时钟的第一时钟线与输出节点之间；下拉开关元件，其包括连接至QB节点的栅极，并且位于提供栅极低电压的栅极低电压线与输出节点之间；以及逻辑单元，其将Q节点处的电压和QB节点处的电压反相并输出。逻辑单元包括:第一开关元件，其包括被输入起始电压的栅极并且位于提供栅极高电压的栅极高电压线与Q节点之间；第二开关元件，其包括连接至Q节点的栅极并且连接至QB节点；第四开关元件，其包括被输入第三时钟的栅极，并且位于栅极高电压线与QB节点之间；第五开关元件，其包括连接至QB节点的栅极，并且位于Q节点与栅极低电压线之间；第一电容器，其位于Q节点与输出节点之间；以及第二电容器，其位于栅极低电压线与下拉开关元件的栅极之间。在根据本公开内容的另一示例性实施方式的栅极驱动电路中，栅极驱动电路中包括的开关元件的数量显著减少，使得驱动栅极驱动电路所需的时钟信号的数量减少。[0012]示例性实施方式的其他详细内容包括在具体实施方式和附图中。[0013]根据本公开内容，可以显著减少栅极驱动电路中所包括的开关元件的数量，并且还可以减少驱动栅极驱动电路中的一个级所需的时钟信号的数量。[0014]根据本公开内容，用于驱动栅极驱动电路的开关元件的数量和时钟信号的数量减少，使得将栅极驱动电路设置在显示面板中所需的空间减小，并且因此，显示面板的边框尺寸也减小。[0015]根据本公开内容的效果不限于以上例示的内容，并且在本说明书中包括更多不同的效果。附图说明[0016]根据以下结合附图进行的详细描述，将更清楚地理解本公开内容的上述和其他方面、特征以及其他优点，在附图中：[0017]图1是用于说明根据本公开内容的示例性实施方式的栅极驱动电路的显示装置的示意性框图；[0018]图2是示出根据本公开内容的示例性实施方式的栅极驱动电路的配置的示意性框图；[0019]图3是示出根据本公开内容的示例性实施方式的移位寄存器中的多个级中的一个级的配置的电路图；[0020]图4是示出图3所示的根据本公开内容的示例性实施方式的移位寄存器的级中的输入输出信号的波形；[0021]图5A至图5D是示出根据图4所示的波形的、在根据本公开内容的示例性实施方式的移位寄存器的级中的信号流的电路图；[0022]图6是示出根据本公开内容的另一示例性实施方式的移位寄存器的多个级中的一个级的配置的电路图；[0023]图7是示出根据本公开内容的又一示例性实施方式的移位寄存器的多个级中的一个级的配置的电路图；以及[0024]图8是示出根据本公开内容的又一示例性实施方式的移位寄存器的多个级中的一个级的配置的电路图。具体实施方式[0025]通过参照下面结合附图详细描述的示例性实施方式，本公开内容的优点和特征以及实现该优点和特征的方法将变得清楚。然而，本公开内容不限于本文中公开的示例性实施方式，而是将以各种形式实现。仅作为示例来提供示例性实施方式，使得本领域普通技术人员可以充分理解本公开内容的公开内容和本公开内容的范围。因此，本公开内容将仅由所附权利要求的范围来限定。[0026]在附图中所示出的用于描述本公开内容的示例性实施方式的形状、尺寸、比率、角度、数量等仅仅是示例，并且本公开内容不限于此。贯穿说明书，相似的附图标记通常指代相似的元件。此外，在本公开内容的下面的描述中，可以省略对已知的相关技术的详细说明以避免不必要地使本公开内容的主题费解。本文中所使用的诸如“包括”、“具有”和“由……组成”的术语通常旨在允许添加其他部件，除非这些术语与术语“仅”一起使用。对单数的任何引用可以包括复数，除非另外明确规定。[0027]即使没有明确规定，部件也被解释为包括普通的误差范围。[0028]当使用诸如“在……上”、“在……之上”、“在……之下”和“紧接着”的术语来描述两个部件之间的位置关系时，除非将这些术语与术语“紧接地”或“直接地”一起使用，否则一个或更多个部件可以位于这两个部件之间。[0029]当元件或层设置在另一元件或层“上”时，另一层或另一元件可以直接置于其他元件上或其之间。[0030]尽管使用术语“第一”、“第二”等来描述各种部件，但这些部件不受这些术语限制。这些术语仅用于将一个部件与其他部件区分。因此，下面将要提到的第一部件可以是本公开内容的技术构思中的第二部件。[0031]在整个说明书中，相似的附图标记通常表示相似的元件。[0032]附图中所示的每个部件的尺寸和厚度是为了方便描述而示出的，并且本公开内容不限于所示部件的尺寸和厚度。[0033]如本领域技术人员所理解的，本公开内容的各种实施方式的特征可以部分地或完全地彼此粘合或组合，并且可以以技术上不同的方式互锁和操作，并且可以独立地或彼此相关联地实施这些实施方式。[0034]在本公开内容中，TFT可以被配置成P型或N型。此外，当描述脉冲信号时，高电压状态被定义为“高状态”，并且低电压状态被定义为“低状态”。[0035]在下文中，将参照附图对本公开内容的各种示例性实施方式进行详细描述。[0036]图1是用于说明根据本公开内容的示例性实施方式的栅极驱动电路的显示装置的示意性框图。[0037]参照图1，显示装置100包括:显示面板110,其包括多个像素P;栅极驱动器130,向多个像素P中的每个像素提供栅极信号;数据驱动器140，其向多个像素P中的每个像素提供数据信号；以及时序控制器120,其控制栅极驱动器130和数据驱动器140。[0038]时序控制器120根据显示面板110的尺寸和分辨率来处理从外部输入的图像数据RGB，以将图像数据提供至数据驱动器140。时序控制器120使用从外部输入的同步信号（例如，点时钟信号、水平同步信号和垂直同步信号）来产生栅极控制信号GCS和数据控制信号DCS。时序控制器将所生成的栅极控制信号GCS和所生成的数据控制信号DCS分别提供至栅极驱动器130和数据驱动器140,以控制栅极驱动器130和数据驱动器140。[0039]栅极驱动器130根据从时序控制器120提供的栅极控制信号GCS向栅极线GL提供栅极信号。此处，栅极信号包括至少一个扫描信号。尽管在图1中示出了栅极驱动器130设置在显示面板110的一侧，但是栅极驱动器130的数量和布置位置不限于此。也就是说，栅极驱动器130可以以面板内栅极GIP方式设置在显示面板110的一侧或两侧。[0040]参照图1，栅极驱动器130设置在显示面板110中的有源区AA的一侧，并且通过栅极线G1至Gn连接至有源区AA。栅极驱动器130包括多个级。多个级输出栅极信号并且通过栅极线G1至Gn将栅极信号提供至有源区AA。以下将参照图2对栅极驱动器130的具体配置进行描述。[0041]此外，栅极驱动器130包括由多个级构成的移位寄存器。移位寄存器的多个级中的每个级均可以包括多个开关元件。例如，一个级包括六个开关元件或七个开关元件，相应地，可以提供三个时钟信号、起始电压和栅极电压来驱动移位寄存器。下面将参照图3对移位寄存器中的级的具体配置进行描述。[0042]数据驱动器140根据从时序控制器120提供的数据控制信号DCS将图像数据RGB转换成数据电压，并且通过数据线DL将所转换的数据电压提供至像素P。[0043]在显示面板110中，多条栅极线GL和多条数据线DL彼此交叉，并且多个像素P中的每个像素均连接至栅极线GL和数据线DL。具体地，通过栅极线GL从栅极驱动器13〇向一个像素P提供栅极信号，并且通过数据线DL从数据驱动器140向一个像素P提供数据信号。因此，一个像素P通过栅极线GL接收发射控制信号EM以及扫描信号SCAN1和SCAN2,并且通过数据线DL接收数据电压Vdata和参考电压Vref。[0044]根据本公开内容的示例性实施方式的显示装置100包括驱动包括多个像素P的显示面板110的栅极驱动器130和数据驱动器140以及控制栅极驱动器130和数据驱动器140的时序控制器120。此处，栅极驱动器130包括包含多个级的移位寄存器。移位寄存器的多个级中的每个级均可以包括六个或七个开关元件和两个电容器。通过这样做，在栅极驱动电路130中，配置移位寄存器所需的开关元件的数量可以显著减少，并且将栅极驱动电路130设置在显示装置100中所需的空间可以显著减小。[0045]图2是示出根据本公开内容的示例性实施方式的栅极驱动电路的配置的示意性框图。为了便于描述，将参照图1来描述这一点。[0046]参照图2，栅极驱动电路130设置在有源区AA的一侧。尽管在图2中示出了栅极驱动电路130仅设置在有源区AA的一侧，但是在一些示例性实施方式中，栅极驱动电路可以设置在有源区AA的两侧。栅极驱动电路130包括包含多个级ST1至STn的移位寄存器131。具体地，移位寄存器131包括彼此依赖地连接的多个级ST1至STn。下面将参照图3对移位寄存器131的多个级ST1至STn中的一个级的具体配置进行描述。[0047]参照图2,可以存在不产生输出并向移位寄存器131中的其他级提供进位信号carrysignal的虚拟级EG。也就是说，移位寄存器131可以包括作为最后一级STn的下一级的虚拟级EG。也就是说，虚拟级EG连接至输出最后的栅极信号的最后一级。虚拟级EG不输出栅极信号但向最后一级STn提供进位信号。[0048]栅极驱动电路130中的移位寄存器131通过栅极线G1至Gn将栅极信号顺序地提供至有源区AA。具体地，移位寄存器131接收栅极驱动器控制信号GDC以产生栅极信号。此处，栅极驱动器控制信号⑶C包括栅极起始脉冲GSP、栅极移位时钟080〇^1、〇^2、〇^3和CLK4等。也就是说，第一时钟CLK1、第二时钟CLK2、第三时钟CLK3、第四时钟CLK4、从先前级接收到的进位信号或起始电压VST以及栅极高电压VGH或栅极低电压VGL被输入至移位寄存器131。多个栅极移位时钟CLK1、CLK2、CLK3和CLK4包括第一时钟CLK1、第二时钟CLK2、第三时钟CLK3和第四时钟CLK4。此处，可以将栅极起始脉冲GSP用作与起始电压VST相同的含义，并且下面将参照图4对该级中的输入输出信号和特定起始电压VST进行描述。[0049]因此，移位寄存器131根据栅极驱动器控制信号GDC将在多个级ST1至STn中产生的栅极信号顺序地提供至栅极线G1至Gn。具体地，移位寄存器131中的各级ST1至STn响应于起始电压VST而开始产生栅极信号，并且各级ST1至STn中包括的开关元件在由第一时钟CLK1至第四时钟CLK4划分的每个时段中进行操作，使得栅极信号移位以被输出。[0050]具体地，第一时钟CLK1至第四时钟CLK4当中的三种类型的时钟可以被提供至多个级SI1至STn中的每个级。例如，第一时钟CLK1、第三时钟CLK3和第四时钟CLK4被提供至第一级ST1，以及第一时钟CLK1、第二时钟CLK2和第四时钟CLK4被提供至第二级ST2。也就是说，四种类型的时钟被提供至多个级ST1至STn中的全部级，并且仅三种类型的时钟被提供至每个级以输出栅极信号。[0051]从级ST1至STn中的每个级输出的栅极信号同时被提供至栅极线G1至Gn并且也被输入至下一级作为进位信号。下面将参照图4至图5D对在级ST1至STn中包括的开关元件在由第一时钟CLK1至第四时钟CLK4划分的每个时段内的具体操作进行描述。[0052]参照图2,多个像素P中的每个像素均包括像素驱动电路111。像素驱动电路111包括第一像素驱动开关元件SW1、第二像素驱动开关元件SW2、第三像素驱动开关元件SW3、驱动开关元件DT、第一存储电容器Cstgl和第二存储电容器Cstg2。第一扫描信号SCAN1被提供至第一像素驱动开关元件SW1，第二扫描信号SCAN2被提供至第二像素驱动开关元件SW2,以及发射控制信号EM被提供至第三像素驱动开关元件SW3。此处，在多个级ST1至STn的每个级中产生的栅极信号可以包括第一扫描信号SCAN1、第二扫描信号SCAN2和发射控制信号EM。[0053]根据本公开内容的示例性实施方式的栅极驱动电路由包括多个级ST1至STn的移位寄存器131构成。各种栅极驱动器控制信号GDC被输入至多个级ST1至STn中的每个级以使栅极信号移位。多个级ST1至STn中的每个级将移位后的栅极信号提供至栅极线G1至Gn。因此，多个级ST1至STn中的每个级均包括较少数量的开关元件，并且根据三种类型的时钟和起始电压VST使栅极信号移位以输出移位后的栅极信号。因此，栅极驱动电路130可以减少驱动移位寄存器131所需的时钟和栅极驱动器控制信号GDC的数量。因此，用于提供时钟和栅极驱动器控制信号GDC的配线的数量也可以减少。此外，随着连接至栅极驱动器130的配线的数量减少，将栅极驱动电路130设置在显示装置100中所需的面积也减小。下面将参照图3对多个级ST1至STn中的每个级的具体电路配置进行描述。[0054]图3是示出根据本公开内容的示例性实施方式的移位寄存器的多个级中的一个级的配置的电路图。为了便于描述，将参照图1和图2对此进行描述。[0055]参照图3,级300包括上拉开关元件PUT、下拉开关元件PDT、第一开关元件T1、第二开关元件T2、第三开关元件T3、第四开关元件T4、第五开关元件T5、第一电容器C1和第二电容器C2。也就是说，级300包括七个开关元件和两个电容器。此处，包括上拉开关元件HJT和下拉开关元件PDT的配置可以被称为缓冲器单元310。逻辑单元320包括第一开关元件T1、第二开关元件T2、第三开关元件T3、第四开关元件T4、第五开关元件T5、第一电容器C1和第二电容器C2。也就是说，级300包括缓冲器单元310和逻辑单元32〇。逻辑单元32〇可以使Q节点Q处的电压和QB节点处的电压反相以输出反相后的电压。此处，TFT是开关元件的示例，并且在一些示例性实施方式中，开关元件可以由另一种类型的元件使用。[0056]参照图3，上拉开关元件TOT包括连接至Q节点Q的栅极，并且设置在提供第一时钟CLK1的第一时钟线与输出节点GO之间。具体地，Q节点Q连接至上拉开关元件PUT的栅极，提供第一时钟CLK1的第一时钟线连接至上拉开关元件PUT的漏极，并且输出节点GO连接至上拉开关元件PUT的源极。[0057]同时，第n级STn包括上拉开关元件PUT，该上拉开关元件PUT根据Q节点Q处的电压将第一时钟CLK1输出至输出节点G0。作为第n级STn的前一级的第n-1级STn-1包括上拉开关元件PUT，该上拉开关元件PUT根据Q节点Q处的电压将第二时钟CLK2输出至输出节点GO。也就是说，四种类型的时钟被提供至多个级ST1至STn中的全部级，并且仅三种类型的时钟被提供至各级中的每个级以输出栅极信号。[0058]参照图3,下拉开关元件fDT包括连接至QB节点QB的栅极，并且设置在提供栅极低电压VGL的栅极低电压线与输出节点GO之间。具体地，QB节点QB连接至下拉开关元件PDT的栅极，提供栅极低电压VGL的栅极低电压线连接至下拉开关元件PDT的漏极，以及输出节点G0连接至下拉开关元件PDT的源极。[0059]参照图3，第一开关元件T1包括被输入第四时钟CLK4的栅极，并且被设置在提供起始电压VST的起始电压线与Q节点Q之间。[0060]参照图3,第二开关元件T2包括连接至Q节点Q的栅极并连接至诎节点卯。此外，第二开关元件T2设置在第三开关元件T3与QB节点QB之间。此外，第三开关元件T3包括连接至Q节点Q的栅极，并且被设置在第二开关元件T2与栅极低电压线之间。[0061]参照图3,第四开关元件T4包括被输入第三时钟CLK3的栅极，并且被设置在提供栅极高电压VGH的栅极高电压线与QB节点QB之间。此外，第五开关元件T5包括连接至QB节点QB的栅极，并且被设置在Q节点Q与栅极低电压线之间。[0062]参照图3，第一电容器C1设置在Q节点Q与输出节点⑶之间。也就是说，第一电容器C1设置在上拉开关元件PUT的栅极与源极之间。因此，第一电容器C1可以根据〇节点处的电压和第一时钟CLK1的波形来自举bootstrap上拉开关元件TOT的栅极和源极。第二电容器C2设置在提供栅极低电压VGL的栅极低电压线与下拉开关元件PDT的栅极之间。[0063]第一时钟CLK1、第二时钟CLK2、第三时钟CLK3、第四时钟CLK4、起始电压VST、栅极高电压VGH和栅极低电压VGL被提供至级300。在这种情况下，当第一时钟CLK1、第二时钟CLK2、第三时钟CLK3、第四时钟CLK4和起始电压VST为高时，这些分别是栅极高电压VGH。当第一时钟CLK1、第二时钟CLK2、第三时钟CLK3、第四时钟CLK4和起始电压VST为低时，这些是栅极低电压VGL。[0064]因此，上拉开关元件PUT根据Q节点Q处的电压将第一时钟CLK1输出至输出节点GO。下拉开关元件PDT根据QB节点QB处的电压将栅极低电压VGL输出至输出节点GO。也就是说，输出节点G0可以根据第一时钟CLK1、第三时钟CLK3、第四时钟CLK4和起始电压VST被提供至级300的时序，通过上拉开关元件TOT和下拉开关元件PDT输出第一时钟CLK1和栅极低电压VGL之一。下面将参照图4对移位寄存器的级300中的根据输入信号例如，第一时钟CLK1、第二时钟CLK2、第三时钟CLK3、第四时钟CLK4和起始电压VST输出的具体波形进行描述。[0065]图4是示出图3所示的根据本公开内容的示例性实施方式的移位寄存器的级中的输入输出信号的波形图。图5A至图5D是示出根据图4所示的波形的、在根据本公开内容的示例性实施方式的移位寄存器的级中的信号流的电路图。图5A至图f5D中所示的电路图是为了说明在由输入信号划分的时段期间的信号流而示出的电路图，并且具有与图3所示的电路图基本相同的配置。将省略关于级300的配置的赘述。图5A至图f5D所示的单点划线表示根据输入至级300的信号而引起的内部信号流，而虚线表示没有根据输入至级300的信号激活的部分。为了便于描述，这将参照图1和图2进行描述。[0066]参照图4,根据提供至本公开内容的级300的第一时钟CLK1、第二时钟CLK2、第三时钟CLK3、第四时钟CKL4和起始电压VST的脉冲时序划分第一时段tl、第二时段t2、第三时段t3和第四时段t4。[0067]在第一时段tl期间，起始电压VST和第四时钟CLK4作为栅极高电压VGH被输入至级300,以及第一时钟CLK1和第三时钟CLK作为栅极低电压VGL被输入。[0068]在第二时段t2期间，仅第一时钟CLK1作为栅极高电压VGH被输入，而第三时钟CLK3、第四时钟CLK4和起始电压VST作为栅极低电压VGL被输入。[0069]在第三时段t3期间，仅第二时钟CLK2作为栅极高电压VGH被输入至移位寄存器131，并且第一时钟CLK1、第三时钟CLK3、第四时钟CLK4和起始电压VST作为栅极低电压VGL被输入至级300。[0070]在第四时段t4期间，仅第三时钟CLK3作为栅极高电压VGH被输入，并且第一时钟CLK1、第四时钟CLK4和起始电压VST作为栅极低电压VGL被输入。[0071]此处，在第一时段tl至第四时段t4期间，第一时钟CLK1至第四时钟CLK4以具有相位差的方式被提供至移位寄存器131，以便相互不交叠。如上所述，使用四个时钟来驱动移位寄存器131的方法被称为四相驱动方法。[0072]参照图4和图5A，当在第一时段tl期间起始电压VST和第四时钟CLK4作为栅极高电压VGH被输入至级3〇0时，所有的第一开关元件n、第二开关元件T2和第三开关元件T3接通。也就是说，当第一开关元件T1根据第四时钟CLK4的栅极高电压VGH接通时，处于高状态的起始电压VST被提供至Q节点Q。如上所述，当从起始电压线提供的起始电压VST和第四时钟CLK4两者为高时，第一开关元件T1可以将Q节点Q充电至高电平。[0073]由于第二开关元件T2的栅极和第三开关元件T3的栅极两者都连接至Q节点Q，因此当Q节点Q处的电压为高时，第二开关元件T2和第三开关元件T3两者接通。第三开关元件T3连接至提供栅极低电压VGL的栅极低电压线，而第二开关元件T2设置在第三开关元件T3与QB节点QB之间以电连接。因此，当Q节点Q处的电压为高状态时，第二开关元件T2和第三开关元件T3可以将栅极低电压VGL提供至QB节点QB。[0074]因此，处于高状态的起始电压VST通过接通的第一开关元件T1被输入至Q节点Q，并且Q节点处的电压根据起始电压VST而上升。此外，栅极低电压VGL通过接通的第二开关元件T2和第三开关元件T3被输入至QB节点QB，使得QB节点处的电压下降到栅极低电压VGL。[0075]接下来，参照图4和图5B，由于在第二时段t2期间第一时钟CLK1作为栅极高电压VGH被输入至级300,因此第一时钟CLK1通过上拉开关元件PUT被输出至输出节点Go。具体地，由于Q节点Q处的电压在第二时段t2期间为高，因此上拉开关元件PUT的栅极的电压也为高。因此，上拉开关元件PUT接通，并且从上拉开关元件PUT的漏极提供第一时钟CLK1。处于高状态的第一时钟CLK1通过接通的上拉开关元件PUT被提供至输出节点G0。[0076]因此，第一时钟CLK1通过输出节点GO将作为移位寄存器131的输出的移位寄存器输出SR0转换为高状态，以被提供至栅极线作为栅极信号。此外，随着第一时钟CLK1使输出节点G0处的电压升高，Q节点Q处的电压可能上升。此处，第一电容器C1电连接在浮置的Q节点Q与输出节点G0之间。具体地，当Q节点处的电压为高并且输入处于高状态的第一时钟CLK1时，第一电容器C1可以根据输出节点G0处的电压的上升来升高Q节点Q处的电压。也就是说，当输出节点G0处的电压通过电容器的耦合而上升时，第一电容器C1升高与其电连接的Q节点Q处的电压。如上所述，如下的现象被称为自举：当第一电容器C的两个节点之一的电压上升时，另一个节点的电压也由于电容器耦合而上升。也就是说，第一电容器C1是用于自举的电容器。[0077]因此，上拉开关元件PUT的栅极的电压和源极的电压是自举的，使得可以恒定地保持上拉开关元件PUT的栅极与源极之间的电压Vgs。如上所述，由于第一电容器C1在第二时段t2期间的自举，上拉开关元件PUT的Vgs被恒定地保持，使得上拉开关元件PUT没有被关断，而是保持接通。[0078]如上所述，上拉开关元件PUT在第二时段t2期间保持接通，使得在第二时段t2期间从上拉开关元件TOT的漏极提供的第一时钟CLK1可以通过级300的输出节点G0按原样输出。也就是说，在第二时段t2期间，第一时钟CLK1可以被输出至连接至级300的栅极线作为栅极信号。[0079]接下来，参照图4和图5C，当第一时钟CLK1、第三时钟CLK3、第四时钟CLK4和起始电压VST在第三时段t3期间作为栅极低电压VGL被输入至级300时，第一开关元件T1和第四开关元件T4两者都关断。同时，Q节点Q处的电压为高，使得上拉开关元件PUT接通。[0080]因此，处于低状态的第一时钟CLK1通过接通的上拉开关元件PUT输入，使得输出节点G0的移位寄存器输出SR0被转换为低状态。此外，随着输出节点GO处的电压变为低状态，Q节点Q处的电压也由于第一电容器的自举而下降。[00811然而，即使Q节点处的电压由于第一电容器C1的自举而下降，Q节点Q处的电压仍然为高。因此，第二开关元件T2和第三开关元件T3仍然接通。因此，第二开关元件T2和第三开关元件T3可以将QB节点QB处的电压保持为低。[0082]如上所述，栅极低电压VGL在第三时段t3期间通过上拉开关元件PUT被提供至输出节点G0,使得移位寄存器输出SR0变为低状态。因此，在第一时钟CLK1第二时段t2期间被输出作为栅极信号之后，输出节点G0处的电压再次变为栅极低电压VGL，使得可以控制级300在特定时段期间输出栅极信号并且在剩余时段期间不输出栅极信号。[0083]接下来，参照图4和图5D，当在第四时段t4期间仅第三时钟CLK3作为栅极高电压VGH被输入至级3〇0时，第四开关元件T4接通。因此，当第四开关元件T4接通时，栅极高电压VGH通过连接至第四开关元件T4的栅极高电压线被提供至QB节点QB。[0084]随着QB节点QB处的电压上升为高，第五开关元件T5接通。接通的第五开关元件T5电连接在Q节点Q与栅极低电压线之间以将栅极低电压VGL提供至Q节点Q。因此，Q节点Q处的电压下降到低状态。[0085]此外，当QB节点QB处的电压为高时，下拉开关元件PDT也接通。接通的下拉开关元件PDT电连接在输出节点G0与栅极低电压线之间，以将栅极低电压VGL提供至输出节点G0。因此，输出节点GO处的电压下降到低状态。[0086]同时，即使当在第四时段t4之后第三时钟CLK3处于低状态时，第二电容器C2也可以在级300中将QB节点QB处的电压保持为高状态。具体地，当在第四时段t4之后第四时钟CLK4以高状态输入并且起始电压VST和第三时钟CLK3以低状态输入时，第一开关元件T1接通并且第四开关元件T4关断。此处，第二电容器C2通过充电电压保持QB节点QB处的电压，使得可以抑制QB节点QB处的电压下降。[0087]根据本公开内容的示例性实施方式的级300包括七个开关元件和两个电容器，使得可以显著减少顺序地输出栅极信号所需的开关元件的数量。此外，由于级300包括七个开关元件，因此三种类型的时钟CLK1、CLK3和CLK4被提供至一个级，以与第一时段tl至第四时段t4相对应地驱动七个开关元件。也就是说，可以在保持驱动包括级300的栅极驱动电路130所需的四种类型的时钟信号的同时减少开关元件的数量。[0088]因此，随着构成级300和栅极驱动电路130的开关元件的数量减少，将栅极驱动电路130设置在显示装置100中所需的空间可以显著减小。[0089]图6是示出根据本公开内容的另一示例性实施方式的移位寄存器的多个级中的一个级的配置的电路图。图6是从图3所示的电路图仅部分地改变逻辑单元620的线连接关系且其他配置与图3所示的电路图基本上相同的电路图。因此，将省略对级配置和根据输入输出信号的信号流的赘述。为了便于描述，将参照图1、图2和图4对此进行描述。[0090]参照图6,在级600中，逻辑单元620包括第一开关元件T1、第二开关元件T2、第三开关元件T3、第四开关元件T4、第五开关元件T5、第一电容器C1和第二电容器C2。逻辑单元6加通过Q节点Q连接至上拉开关元件PUT，并且通过QB节点QB连接至下拉开关兀件PDT。[0091]参照图6,第三开关元件T3包括被输入第四时钟CLK4的栅极，并且设置在第二开关元件T2与栅极低电压线之间。也就是说，第一开关元件T1和第三开关元件T3两者都包括被输入第四时钟CLK4的栅极。当第四时钟CLK4为高时，第一开关元件T1和第三开关元件T3两者都接通。[0092]因此，当在第一时段tl期间第四时钟CLK4作为栅极高电压VGH被输入至级600时，第一开关元件T1和第三开关元件T3两者都接通。也就是说，当第一开关元件T1根据第四时钟CLK4的栅极高电压VGH接通时，处于高状态的起始电压VST被提供至Q节点Q。通过这样做，第二开关元件T2接通。此外，当第三开关元件T3根据第四时钟CLK4的栅极高电压VGH接通时，栅极低电压VGL通过接通的第二开关元件T2被提供至QB节点QB。[0093]根据本公开内容的另一示例性实施方式的移位寄存器的级600被配置成将提供第四时钟CLK4的时钟线分别连接至第一开关元件T1和第三开关元件T3。因此，第一开关元件T1和第三开关元件T3共用提供第四时钟CLK4的时钟线，因此在包括移位寄存器的栅极驱动电路中设计布局是有利的。[0094]图7是示出根据本公开内容的又一示例性实施方式的移位寄存器的多个级中的一个级的配置的电路图。图7是从图6所示的电路图仅部分地改变逻辑单元720的配线连接关系并且其他配置与图6所示的电路图基本上相同的电路图。因此，将省略对级700的配置和根据输入输出信号的信号流的赘述。为了便于描述，将参照图1、图2和图4对此进行描述。[0095]参照图7,级700的逻辑单元720包括连接至提供起始电压VST的起始电压线的栅极以及设置在提供栅极高电压VGH的栅极高电压线与Q节点Q之间的第一开关元件T1。此外，逻辑单元720包括被输入起始电压VST的栅极，并且包括设置在第二开关元件T2与栅极低电压线之间的第三开关元件T3。[0096]因此，在第一时段tl期间，第四时钟CLK4可以不被提供至级700。具体地，第一开关元件T1和第三开关元件T3两者都包括连接至起始电压线的栅极，并且第一开关元件T1设置在栅极高电压线与Q节点Q之间，从而不需要单独的第四时钟CLK4。也就是说，代替第四时钟CLK4,起始电压VST在第一时段tl期间被输入至第一开关元件T1的栅极和第三开关元件T3的栅极，使得第一开关元件T1和第三开关元件T3两者都接通。当在第一时段tl期间第一开关元件T1接通时，栅极高电压VGH被提供至Q节点Q。通过这样做，第二开关元件T2接通。此夕卜，当在第一时段tl期间第三开关元件T3根据起始电压VST的高状态而接通时，栅极低电压VGL通过接通的第二开关元件T2被提供至QB节点QB。[0097]根据本公开内容的另一示例性实施方式的移位寄存器的级700包括第一开关元件T1和第三开关元件T3,第一开关元件T1和第三开关元件T3包括被提供起始电压VST的栅极。具体地，第一开关元件T1设置在栅极高电压线与Q节点Q之间，使得提供第四时钟CLK4的单独时钟线没有连接至第一开关元件T1。因此，可以去除向第一开关元件T1和第三开关元件T3提供第四时钟CLK4的时钟线。此外，从根据本公开内容的另一示例性实施方式的包括级700的栅极驱动电路中去除时钟线。因此，驱动栅极驱动电路所需的时钟信号的数量减少，并且设置在显示面板的一侧的布线空间减小，从而可以减小边框尺寸。[0098]图8是示出根据本公开内容的又一示例性实施方式的移位寄存器的多个级中的一个级的配置的电路图。图8是从图7所示的电路图仅部分地改变逻辑单元820的配线连接关系并且其他配置与图7所示的电路图基本上相同的电路图。因此，将省略对级配置和根据输入输出信号的信号流的赘述。为了便于描述，将参照图1、图2和图4对此进行描述。[00"]参照图8,在级800中，逻辑单元820包括第一开关元件T1、第二开关元件T2、第四开关元件T4、第五开关元件T5、第一电容器C1和第二电容器C2。也就是说，逻辑单元820仅包括四个开关元件。[0100]逻辑单元820包括:第一开关元件，其包括连接至提供起始电压VST的起始电压线的栅极，并且设置在提供栅极高电压VGH的栅极高电压线与Q节点Q之间；以及第二开关元件，其包括连接至Q节点Q的栅极并且设置在QB节点QB与栅极低电压线之间。[0101]因此，在第一时段11期间，第四时钟CLK4可以不被提供至级800。具体地，仅第一开关元件T1包括连接至起始电压线的栅极，使得替代第四时钟CLK4,起始电压VST在第一时段tl期间被输入至第一开关元件T1的栅极。因此，仅第一开关兀件T1接通。因此，由于栅极高电压VGH被提供至Q节点Q，所以第二开关元件T2接通。此外，栅极低电压VGL通过接通的第二开关元件T2被提供至QB节点。[0102]在根据本公开内容的另一示例性实施方式的移位寄存器中，级800的逻辑单元820仅包括四个开关元件。此外，仅第一开关元件T1包括被提供起始电压VST的栅极。因此，级800包括较少数量的开关元件并且提供第四时钟CLK4的单独时钟线不与级800连接，而且仅包括第一时钟CLK1和第三时钟CLK3的时钟线连接至级800。也就是说，级800仅包括六个开关元件，并且根据两种类型的时钟输出栅极信号。此外，可以从其中去除提供第四时钟CLK4的时钟线。[0103]如上所述，在根据本公开内容的另一示例性实施方式的包括级800的栅极驱动电路中，开关元件和时钟线的数量减少，从而可以减少驱动栅极驱动电路中的一个级8〇〇所需的时钟信号的数量。此外，在根据本公开内容的另一示例性实施方式的包括级800的栅极驱动电路中，开关元件和时钟信号的数量减少，使得设置在显示面板的一侧的线空间减小。因此，可以显著地减小边框尺寸。[0104]本公开内容的示例性实施方式也可以描述如下：[0105]根据本公开内容的一个方面，一种栅极驱动电路包括包含多个级的移位寄存器。在多个级当中的第n级n为正整数包括:上拉开关元件，其根据Q节点处的电压将第一时钟输出至输出节点；下拉开关元件，其根据QB节点处的电压将栅极低电压VGL输出至输出节点；以及逻辑单元，其将Q节点处的电压和QB节点处的电压反相并输出。逻辑单元包括:第一开关元件，其包括被输入第四时钟的栅极，并且位于提供起始电压的起始电压线与Q节点之间;第二开关元件，其包括连接至Q节点的栅极并且连接至QB节点;第三开关元件，其位于第二开关元件与提供栅极低电压的栅极低电压线之间；第四开关元件，其包括被输入第三时钟的栅极并且位于提供栅极高电压的栅极高电压线与QB节点之间；第五开关元件，其包括连接至QB节点的栅极并且位于Q节点与栅极低电压线之间；第一电容器，其位于Q节点与输出节点之间；以及第二电容器，其位于栅极低电压线与下拉开关元件的栅极之间。在根据本公开内容的一个方面的栅极驱动电路中，用于驱动栅极驱动电路的开关元件的数量和时钟信号的数量减少，使得将栅极驱动电路设置在显示面板中所需的空间减少，因而，显示面板的边框尺寸也减小。[0106]第三开关元件可以包括连接至Q节点的栅极。[0107]当Q节点处的电压为高时，第二开关元件和第三开关元件可以将栅极低电压提供至QB节点。[0108]第三开关元件可以包括被输入第四时钟的栅极。[0109]当第四时钟和起始电压两者都为高时，第二开关元件和第三开关元件可以将栅极低电压提供至QB节点。[0110]当从起始电压线提供的起始电压和第四时钟两者都为高时，第一开关元件可以将Q节点充电至高电平。[0111]当处于高状态的第一时钟以电压的高状态输入Q节点中时，第一电容器可以使Q节点处的电压随着输出节点的电压上升而升高。[0112]作为第n级的前一级的第n-i级可以包括上拉开关元件，该上拉开关元件根据Q节点处的电压将第四时钟输出至输出节点。[0113]根据本公开内容的另一方面，一种栅极驱动电路包括包含多个级的移位寄存器。多个级当中的第n级n为正整数包括:上拉开关元件，其包括连接至Q节点的栅极，并且位于提供第一时钟的第一时钟线与输出节点之间；下拉开关元件，其包括连接至QB节点的栅极，并且位于提供栅极低电压的栅极低电压线与输出节点之间，以及逻辑单元，其将Q节点处的电压和QB节点处的电压反相并输出。逻辑单元包括:第一开关元件，其包括被输入起始电压的栅极，并且位于提供栅极高电压的栅极高电压线与Q节点之间；第二开关元件，其包括连接至Q节点的栅极并且连接至QB节点;第四开关元件，其包括被输入第三时钟的栅极并且位于栅极高压线与QB节点之间；第五开关元件，其包括连接至QB节点的栅极并且位于Q节点与栅极低电压线之间;第一电容器，其位于Q节点与输出节点之间；以及第二电容器，其位于栅极低电压线与下拉开关元件的栅极之间。在根据本公开内容的另一方面的栅极驱动电路中，栅极驱动电路中包括的开关元件的数量显著减少，使得驱动栅极驱动电路所需的时钟信号的数量减少。[0114]栅极驱动电路还可以包括第三开关元件，该第三开关元件包括被输入起始电压的栅极并且被设置在第二开关元件与栅极低压线之间。[0115]当起始电压为高时，第一开关元件可以将Q节点充电至高电平。当处于高状态的第一时钟以电压的高状态输入Q节点中时，第一电容器可以使Q节点处的电压随着输出节点的电压上升而升高。[0117]作为第n级的前一级的第n-1级可以包括上拉开关元件，该上拉开关元件根据Q节点处的电压将第二时钟输出至输出节点。[0118]虽然已参照附图详细描述了本公开内容的示例性实施方式，但是本公开内容不限于此，并且可以在不背离本公开内容的技术构思的情况下以许多不同的形式来实施。因此，提供本公开内容的示例性实施方式仅仅出于说明性目的，而不旨在限制本公开内容的技术精神。本公开内容的技术精神的范围不限于此。因此，应该理解，上述示例性实施方式在所有方面都是说明性的，而不限制本公开内容。应基于所附权利要求书解释本公开内容的保护范围，并且其等同范围内的全部技术构思应理解为落入本公开内容的范围内。[0119]上述各种实施方式可以被组合以提供另外的实施方式。根据上面的详细描述，可以对实施方式做出这些和其他的改变。通常，在所附的权利要求中，所使用的术语不应该被解释为将权利要求限制为说明书和权利要求中所公开的具体实施方式，而是应该解释为包括所有可能的实施方式以及这样的权利要求赋予权利的等同内容的全部范围内。因此，权利要求不受本公开内容的限制。

权利要求：1.一种栅极驱动电路，包括：包括多个级的移位寄存器，所述移位寄存器被配置成接收第一时钟、第二时钟、第三时钟和第四时钟，其中，所述多个级当中的第n级包括：上拉开关元件，其基于Q节点处的电压将第一时钟输出至输出节点；下拉开关元件，其基于QB节点处的电压将栅极低电压输出至所述输出节点；以及逻辑单元，其输出所述Q节点处的电压和所述QB节点处的电压，所述逻辑单元包括：第一开关元件，其包括被输入所述第四时钟的栅极，所述第一开关元件连接在向所述逻辑单元提供起始电压的起始电压线与所述Q节点之间；第二开关元件，其连接至所述QB节点，所述第二开关元件包括连接至所述Q节点的栅极；第三开关元件，其连接在所述第二开关元件与提供所述栅极低电压的栅极低电压线之间；第四开关元件，其包括被输入所述第三时钟的栅极，所述第四开关元件连接在提供栅极高电压的栅极高电压线与所述册节点之间；第五开关元件，其包括连接至所述QB节点的栅极，所述第五开关元件连接在所述Q节点与所述栅极低电压线之间；第一电容器，其连接在所述Q节点与所述输出节点之间;和第二电容器，其连接在所述栅极低电压线与所述下拉开关元件的栅极之间，其中，n为正整数。2.根据权利要求1所述的栅极驱动电路，其中，所述第三开关元件包括连接至所述Q节点的栅极。3.根据权利要求2所述的栅极驱动电路，其中，当所述Q节点处的电压为高时，所述第二开关元件和所述第三开关元件将所述栅极低电压提供至所述QB节点。4.根据权利要求1所述的栅极驱动电路，其中，所述第三开关元件包括被输入所述第四时钟的栅极。5.根据权利要求4所述的栅极驱动电路，其中，当所述第四时钟和所述起始电压两者都为高时，所述第二开关元件和所述第三开关兀件将所述栅极低电压提供至所述QB节点。6.根据权利要求1所述的栅极驱动电路，其中，当从所述起始电压线提供的所述起始电压和所述第四时钟两者都为高时，所述第一开关元件将所述Q节点充电至高电平。7.根据权利要求1所述的栅极驱动电路，其中，当在所述Q节点处的电压处于高状态时将所述第一时钟以高状态输入时，所述第一电容器使所述Q节点处的电压随着所述输出节点的电压上升而升高。8.根据权利要求1所述的栅极驱动电路，其中，作为相对于所述第n级的前一级的第n-1级包括上拉开关元件，该上拉开关元件基于所述第n_1级的0节点处的电压将所述第四时钟输出至所述n-1级的输出节点。9.一种栅极驱动电路，包括：包括多个级的移位寄存器，所述移位寄存器被配置成接收第一时钟、第二时钟、第三时钟和第四时钟，其中，所述多个级当中的第n级包括：上拉开关兀件，其包括连接至Q节点的棚极，所述上拉开关元件连接在提供所述第一时钟的第一时钟线与输出节点之间；下拉开关元件，其包括连接至QB节点的栅极，所述下拉开关元件连接在提供栅极低电压的栅极低电压线与所述输出节点之间；以及逻辑单元，其输出所述Q节点处的电压和所述QB节点处的电压，所述逻辑单元包括：第一开关元件，其包括被输入起始电压的栅极，所述第一开关元件连接在提供栅极高电压的栅极高电压线与所述Q节点之间；第二开关元件，其连接至所述QB节点，所述第二开关元件包括连接至所述Q节点的栅极；第三开关元件，其包括被输入第三时钟的栅极，所述第三开关元件连接在所述栅极高压线与所述QB节点之间；第四开关元件，其包括连接至所述QB节点的栅极，所述第四开关元件连接在所述Q节点与所述栅极低电压线之间；第一电容器，其连接在所述Q节点与所述输出节点之间；以及第二电容器，其连接在所述栅极低电压线与所述下拉开关元件的栅极之间，其中，n为正整数。10.根据权利要求9所述的栅极驱动电路，其中，当所述起始电压为高时，所述第一开关元件将所述Q节点充电至高电平。11.根据权利要求9所述的栅极驱动电路，其中，当在所述Q节点处的电压处于高状态时将所述第一时钟以高状态输入时，所述第一电容器使所述Q节点处的电压随着所述输出节点的电压上升而升高。12.根据权利要求9所述的栅极驱动电路，其中，作为相对于所述第n级的下一级的第n+1级包括上拉开关元件，该上拉开关元件基于所述第n+1级的Q节点处的电压将所述第二时钟输出至所述n+1级的输出节点。13.根据权利要求9所述的栅极驱动电路，还包括：第五开关元件，其包括被输入所述起始电压的栅极，所述第五开关元件连接在所述第二开关元件与所述栅极低电压线之间。14.根据权利要求13所述的栅极驱动电路，其中，当所述起始电压为高时，所述第一开关元件将所述Q节点充电至高电平。15.根据权利要求13所述的栅极驱动电路，其中，当在所述Q节点处的电压处于高状态时将所述第一时钟以高状态输入时，所述第一电容器使所述Q节点处的电压随着所述输出节点的电压上升而升高。16.根据权利要求13所述的栅极驱动电路，其中，作为相对于所述第n级的下一级的第n+1级包括上拉开关元件，该上拉开关元件基于所述第n+1级的Q节点处的电压将所述第二时钟输出至所述第n+1级的输出节点。

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