申请/专利权人：爱思开海力士有限公司

申请日：2018-12-27

公开（公告）日：2023-03-14

公开（公告）号：CN110246529B

主分类号：G11C7/22

分类号：G11C7/22

优先权：["20180307 KR 10-2018-0026780"]

专利状态码：有效-授权

法律状态：2023.03.14#授权;2019.10.15#实质审查的生效;2019.09.17#公开

摘要：一种延迟电路包括：可变延迟线，其适用于接收输入信号并且通过延迟输入信号来产生输出信号；第一相位差检测器，其适用于检测输入信号与第一时钟之间的相位差；第二相位差检测器，其适用于检测输出信号与第二时钟之间的相位差；以及控制电路，其适用于响应于第一相位差检测器的检测结果和第二相位差检测器的检测结果而调整可变延迟线的延迟值。

主权项：1.一种延迟电路，包括：可变延迟线，其适用于接收输入信号并且通过延迟所述输入信号来产生输出信号；第一相位差检测器，其适用于检测所述输入信号与第一时钟之间的相位差；第二相位差检测器，其适用于检测所述输出信号与第二时钟之间的相位差；以及控制电路，其适用于响应于所述第一相位差检测器的检测结果和所述第二相位差检测器的检测结果而调整所述可变延迟线的延迟值，其中，所述第一时钟和所述第二时钟具有与所述可变延迟线的目标延迟值相对应的相位差，以及所述第一相位差检测器和所述第二相位差检测器中的每个都包括时间-数字转换器。

全文数据：延迟电路相关申请的交叉引用本申请要求于2018年3月7日提交的申请号为10-2018-0026780的韩国专利申请的优先权，其全部内容通过引用合并于此。技术领域本发明涉及延迟电路。背景技术通常，集成电路或芯片使用各种类型的用于延迟信号的延迟电路。特定类型的延迟电路可以将输入信号延迟预期相位。例如，在存储系统中，存储器控制器的延迟电路可以从存储器件接收数据选通信号，基于时钟信号而将数据选通信号延迟90度，并且使用该延迟后的信号。在这种情况下，存储器控制器需要用于将数据选通信号延迟90度的延迟电路。当使用常规的延迟电路来延迟输入信号时，延迟量可能根据包括该延迟电路的集成电路或芯片的工艺、电压和温度PVT的变化而改变，这使将输入信号延迟预期相位变得困难。因此，需要如下所述的延迟电路：即使发生PVT变化，延迟电路也能够将输入信号延迟目标相位。发明内容各种实施例涉及用于将延迟电路的延迟值调整到目标值的技术。在一个实施例中，一种延迟电路可以包括：可变延迟线，其适用于接收输入信号并且通过延迟所述输入信号来产生输出信号；第一相位差检测器，其适用于检测所述输入信号与第一时钟之间的相位差；第二相位差检测器，其适用于检测所述输出信号与第二时钟之间的相位差；以及控制电路，其适用于响应于所述第一相位差检测器的检测结果和所述第二相位差检测器的检测结果而调整所述可变延迟线的延迟值。所述第一时钟和所述第二时钟可以具有与所述可变延迟线的目标延迟值相对应的相位差。在一个实施例中，一种存储系统可以包括：存储器件；以及存储器控制器，其包括延迟电路，其中，所述延迟电路包括：可变延迟线，其适用于从所述存储器件接收数据选通信号作为输入信号，并且通过延迟所述输入信号来产生输出信号；第一相位差检测器，其适用于检测所述输入信号与第一时钟之间的相位差；第二相位差检测器，其适用于检测所述输出信号与第二时钟之间的相位差；以及控制电路，其适用于响应于所述第一相位差检测器的检测结果和所述第二相位差检测器的检测结果而调整所述可变延迟线的延迟值。附图说明图1是示出根据一个实施例的延迟电路的示图。图2是示出根据一个实施例的延迟电路的操作的一个示例的时序图。图3是示出根据一个实施例的延迟电路的另一示例的示图。图4是示出根据一个实施例的延迟电路的操作的另一示例的时序图。图5是示出根据一个实施例的第一相位差检测器的示图。图6是示出根据一个实施例的第一相位差检测器的操作的时序图。图7是示出根据一个实施例的存储系统的示图。具体实施方式下面参考附图来更详细地描述各种实施例。然而，本发明可以以不同的形式来体现，因而不限于本文中所阐述的实施例。相反，提供这些实施例使本公开全面且完整，并且这些实施例将本发明的范围充分地传达给本领域技术人员。贯穿于本公开，在本发明的各个附图和实施例中，相同的附图标记始终表示相同的部件。此外，贯穿于此说明书，提及的“一个实施例”、“另一个实施例”等不一定表示仅一个实施例，且不同之处提及任何这样的短语不一定指的是相同的实施例。图1是示出根据一个实施例的延迟电路100的示例的示图。参考图1，延迟电路100可以包括可变延迟线110、第一相位差检测器121、第二相位差检测器122和控制电路130。可变延迟线110可以接收输入信号IN，并且通过延迟输入信号IN来产生输出信号IN_90。可变延迟线110可以具有可以根据延迟码DCODE而被调整的延迟值。可变延迟线110的目标延迟值可以对应于基于第一时钟ICK的90度的相位。输入信号IN可以包括周期波并且具有与第一时钟ICK相同的周期。第一相位差检测器121可以检测输入信号IN与第一时钟ICK之间的相位差，并且将检测结果输出为第一码CODE1。具体地，第一相位差检测器121可以检测输入信号IN的边沿例如，上升沿与第一时钟ICK的对应边沿例如，上升沿之间的相位差。第二相位差检测器122可以检测输出信号IN_90与第二时钟QCK之间的相位差，并且将检测结果输出为第二码CODE2。具体地，第二相位差检测器122可以检测输出信号IN_90的边沿例如，上升沿与第二时钟QCK的对应边沿例如，上升沿之间的相位差。这里，第二时钟QCK与第一时钟ICK之间的相位差可以等于可变延迟线110的目标延迟值。第一相位差检测器121和第二相位差检测器122中的每个都可以包括时间-数字转换器timetodigitalconverter。在各种实施例中，第一码CODE1和第二码CODE2可以随着测量的其间相位差的增大而包括更多数量的0，或者随着测量的其间相位差的减小而包括更多数量的1。控制电路130可以响应于第一码CODE1和第二码CODE2而调整可变延迟线110的延迟值。图2是示出根据一个实施例的延迟电路100的操作的示例的时序图。如图1所示，延迟电路100使用输入信号IN、第一时钟ICK、输出信号IN_90和第二时钟QCK。在图2中，tA表示输入信号IN与第一时钟ICK之间的相位差，且第一码CODE1指示这个值tA。在图2中，tB表示输出信号IN_90与第二时钟QCK之间的相位差，且第二码CODE2指示这个值tB。当tAtB第一码CODE1中的逻辑低电平的值例如，0的数量大于第二码CODE2中的0的数量时，这可以表示可变延迟线110的延迟值小于目标延迟值。因此，控制电路130可以通过增大延迟码DCODE的值来增大可变延迟线110的延迟值。当tA中的逻辑高电平的值例如，1的数量大于第二码CODE2中的1的数量时，这可以表示可变延迟线110的延迟值大于目标延迟值。因此，控制电路130可以通过减小延迟码DCODE的值来减小可变延迟线110的延迟值。当tA＝tB或者CODE1＝CODE2时，这可以表示可变延迟线110的延迟值等于目标延迟值。因此，控制电路130可以保持延迟码DCODE的值。图1的延迟电路100可以调整可变延迟线110的延迟值，使得输入信号IN与第一时钟ICK之间的相位差等于输出信号IN_90与第二时钟QCK之间的相位差。因此，可变延迟线110可以具有与目标延迟值相同的延迟值。图3是示出根据一个实施例的延迟电路100的另一示例的示图。图3示出了下述情况：可变延迟线110的目标延迟值为基于第一时钟ICK的180度的相位。在图3中，因为输入信号IN被延迟了180度的相位，输出信号由IN_180表示。另外，输入到第二相位差检测器122的第二时钟由IBCK表示。第二时钟IBCK与第一时钟ICK可以具有180度的相位差。换言之，可以通过将第一时钟ICK反相来得到第二时钟IBCK。图4是示出根据一个实施例的延迟电路100的操作的另一示例的时序图。如图3所示，延迟电路100使用输入信号IN、第一时钟ICK、输出信号IN_180和第二时钟IBCK。在图4中，tA表示输入信号IN与第一时钟ICK之间的相位差，且第一码CODE1指示这个值tA。在图4中，tB表示输出信号IN_180与第二时钟IBCK之间的相位差，且第二码CODE2指示这个值tB。当tAtB第一码CODE1中的0例如，低逻辑值的数量大于第二码CODE2中的0的数量时，这可以表示可变延迟线110的延迟值小于目标延迟值。因此，控制电路130可以通过增大延迟码DCODE的值来增大可变延迟线110的延迟值。当tA中的1例如，高逻辑值的数量大于第二码CODE2中的1的数量时，这可以表示可变延迟线110的延迟值大于目标延迟值。因此，控制电路130可以通过减小延迟码DCODE的值来减小可变延迟线110的延迟值。当tA＝tB或者CODE1＝CODE2时，这可以表示可变延迟线110的延迟值等于目标延迟值。因此，控制电路130可以保持延迟码DCODE的值。图5是示出根据一个实施例的第一相位差检测器例如，图1的第一相位差检测器121的示图。第二相位差检测器122可以以如参考图5所描述的相同方式来配置。参考图5，第一相位差检测器121可以包括多个延迟线510_1至510_4以及多个D触发器520_1至520_4。多个延迟线510_1至510_4可以串联耦接，并且通过依次延迟第一时钟ICK来产生延迟时钟D1至D4。多个D触发器520_1至520_4可以通过其时钟端子来接收延迟时钟D1至D4，通过其输入端子即，D端子来接收输入信号IN，并且通过其输出端子即，Q端子来输出第一码CODE1。因此，D触发器520_1至520_4可以在延迟时钟D1至D4的上升沿处对输入信号IN进行采样，并且将采样结果输出为第一码CODE1。图6是示出根据一个实施例的第一相位差检测器的操作例如，图5的第一相位差检测器121的操作的时序图。图6示出了在延迟时钟D1至D4的上升沿处对输入信号IN采样以产生第一码CODE1。输入信号IN与第一时钟ICK之间的相位差tA越大，第一码CODE1中的0的数量越大。图6示出了第一码CODE1的两个比特位CODE1具有逻辑低电平的值“0”。在本实施例中，已经例示了第一码CODE1包括四个比特位并且延迟线510_1至510_4的数量和D触发器520_1至520_4的数量被设置成四。然而，第一码中包括的比特位的数量可以增大或减小，在此情况下延迟线的数量和D触发器的数量也可以相应地增大或减小。根据实施例，延迟电路的延迟值可以被调整到目标值。图7是示出根据一个实施例的存储系统的示图。参考图7，存储系统可以包括存储器件710和存储器控制器720。存储器件710可以将数据选通信号DQS传输到存储器控制器720。存储器控制器720可以包括图1的延迟电路100。存储器控制器720的延迟电路100可以用于延迟从存储器件710传输来的数据选通信号DQS。延迟电路可以基于存储器控制器720中使用的时钟信号而将数据选通信号DQS延迟90度。虽然出于说明目的已经描述了各种实施例，但是对于本领域技术人员而言明显的是，在不偏离如所附权利要求限定的本发明的精神和范围的情况下可以进行各种改变和修改。

权利要求：1.一种延迟电路，包括：可变延迟线，其适用于接收输入信号并且通过延迟所述输入信号来产生输出信号；第一相位差检测器，其适用于检测所述输入信号与第一时钟之间的相位差；第二相位差检测器，其适用于检测所述输出信号与第二时钟之间的相位差；以及控制电路，其适用于响应于所述第一相位差检测器的检测结果和所述第二相位差检测器的检测结果而调整所述可变延迟线的延迟值。2.根据权利要求1所述的延迟电路，其中，所述第一时钟和所述第二时钟具有与所述可变延迟线的目标延迟值相对应的相位差。3.根据权利要求2所述的延迟电路，其中，当所述输入信号与所述第一时钟之间的相位差大于所述输出信号与所述第二时钟之间的相位差时，所述控制电路增大所述可变延迟线的延迟值，而当所述输出信号与所述第二时钟之间的相位差大于所述输入信号与所述第一时钟之间的相位差时，所述控制电路减小所述可变延迟线的延迟值。4.根据权利要求2所述的延迟电路，其中，所述第一相位差检测器和所述第二相位差检测器中的每个都包括时间-数字转换器。5.根据权利要求2所述的延迟电路，其中，所述第一相位差检测器包括：第一延迟线至第M延迟线，其串联耦接并且适用于通过依次延迟所述第一时钟而分别产生第一时钟至第M时钟，其中M是大于或等于2的整数；以及第一D触发器至第MD触发器，其适用于与所述第一时钟至第M时钟之中的对应时钟同步地对所述输入信号进行采样，其中，所述第一相位差检测器的所述检测结果通过所述第一D触发器至第MD触发器的输出端子输出。6.根据权利要求2所述的延迟电路，其中，所述第二相位差检测器包括：第一延迟线至第M延迟线，其串联耦接并且适用于通过依次延迟所述第二时钟而分别产生第一时钟至第M时钟，其中M是大于或等于2的整数；以及第一D触发器至第MD触发器，其适用于与所述第一时钟至第M时钟之中的对应时钟同步地对所述输出信号进行采样，其中，所述第二相位差检测器的所述检测结果通过所述第一D触发器至第MD触发器的输出端子输出。7.根据权利要求2所述的延迟电路，其中，所述输入信号包括周期波。8.一种存储系统，包括：存储器件；以及存储器控制器，其包括延迟电路，其中，所述延迟电路包括：可变延迟线，其适用于从所述存储器件接收数据选通信号作为输入信号并且通过延迟所述输入信号来产生输出信号；第一相位差检测器，其适用于检测所述输入信号与第一时钟之间的相位差；第二相位差检测器，其适用于检测所述输出信号与第二时钟之间的相位差；以及控制电路，其适用于响应于所述第一相位差检测器的检测结果和所述第二相位差检测器的检测结果而调整所述可变延迟线的延迟值。9.根据权利要求8所述的存储系统，其中，所述第一时钟和所述第二时钟具有与所述可变延迟线的目标延迟值相对应的相位差。10.根据权利要求9所述的存储系统，其中，当所述输入信号与所述第一时钟之间的相位差大于所述输出信号与所述第二时钟之间的相位差时，所述控制电路增大所述可变延迟线的延迟值，而当所述输出信号与所述第二时钟之间的相位差大于所述输入信号与所述第一时钟之间的相位差时，所述控制电路减小所述可变延迟线的延迟值。11.根据权利要求9所述的存储系统，其中，所述第一相位差检测器和所述第二相位差检测器中的每个都包括时间-数字转换器。12.根据权利要求9所述的存储系统，其中，所述第一相位差检测器包括：第一延迟线至第M延迟线，其串联耦接并且适用于通过依次延迟所述第一时钟而分别产生第一时钟至第M时钟，其中M是大于或等于2的整数；以及第一D触发器至第MD触发器，其适用于与所述第一时钟至第M时钟之中的对应时钟同步地对所述输入信号进行采样，其中，所述第一相位差检测器的所述检测结果通过所述第一D触发器至第MD触发器的输出端子输出。13.根据权利要求9所述的存储系统，其中，所述第二相位差检测器包括：第一延迟线至第M延迟线，其串联耦接并且适用于通过依次延迟所述第二时钟而分别产生第一时钟至第M时钟，其中M是大于或等于2的整数；以及第一D触发器至第MD触发器，其适用于与所述第一时钟至第M时钟之中的对应时钟同步地对所述输出信号进行采样，其中，所述第二相位差检测器的所述检测结果通过所述第一D触发器至第MD触发器的输出端子输出。14.根据权利要求9所述的存储系统，其中，所述输入信号包括周期波。

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