申请/专利权人：西安电子科技大学

申请日：2023-03-07

公开（公告）日：2023-05-23

公开（公告）号：CN116155300A

主分类号：H03M13/11

分类号：H03M13/11;H03M13/00

优先权：

专利状态码：在审-实质审查的生效

法律状态：2023.06.09#实质审查的生效;2023.05.23#公开

摘要：LDPC译码器中Min‑Submin搜索模块的低时延低复杂度FPGA实现系统及方法，系统包括校验节点信息压缩存储模块和CNU并行Min‑Submin搜索结构；基于系统的方法为：找出循环移位矩阵中每一行的非0元素，然后每一行非零元素按列输序映射到8个RAM随机存取存储器的对应地址中存储，如果矩阵某一行非零元素不足8个时，对应地址位置不用存储对校验节点信息压缩存储模块的8路软信息进行处理，搜索出8路软信息中的最小值和次最小值；本发明通过设计一个并行低时延的Min‑Submin搜索模块，解决现有的LDPC译码器中CNU模块吞吐率较低、时延大以及芯片资源利用率较低的问题，同时可以保证次最小值搜索的正确性。

主权项：1.LDPC译码器中Min-Submin搜索模块的低时延低复杂度FPGA实现系统，其特征在于，包括：校验节点信息压缩存储模块：根据LDPC码的循环移位矩阵找出循环移位矩阵中的每一行非0元素，然后每一行非零元素按列输序映射到8个RAM随机存取存储器的对应地址中存储，如果矩阵某一行非零元素不足8个时，对应地址位置不用存储；CNU并行Min-Submin搜索结构：对校验节点信息压缩存储模块的8路软信息进行处理，搜索出8路软信息中的最小值和次最小值。

全文数据：

权利要求：

百度查询： 西安电子科技大学 LDPC译码器中Min-Submin搜索模块的低时延低复杂度FPGA实现系统及方法

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