申请/专利权人：高通股份有限公司

申请日：2017-09-14

公开（公告）日：2023-11-10

公开（公告）号：CN109844929B

主分类号：H01L21/762

分类号：H01L21/762;H01L29/06

优先权：["20160915 US 15/266,214"]

专利状态码：有效-授权

法律状态：2023.11.10#授权;2019.06.28#实质审查的生效;2019.06.04#公开

摘要：公开了半导体器件，其采用具有多个沟道结构的场效应晶体管FET并且不具有浅沟槽隔离STI空隙引起的电短路。在一个方面，提供了包括衬底的半导体器件。半导体器件包括设置在衬底之上的沟道结构，沟道结构对应于FET。STI沟槽形成在每一对对应的沟道结构之间。每个STI沟槽包括填充有较低质量的氧化物的底部区域，以及填充有较高质量的氧化物的顶部区域。在半导体器件的特定制造步骤期间，较低质量的氧化物易于在底部区域中形成空隙。然而，较高质量的氧化物不易于形成空隙。因此，较高质量的氧化物不包括栅极能够利用其电耦合到其它有源部件的空隙，从而防止半导体器件中的STI空隙引起的电短路。

主权项：1.一种半导体器件，包括：衬底；多个沟道结构，设置在所述衬底之上并且对应于场效应晶体管FET；以及一个或多个浅沟槽隔离STI沟槽，每个STI沟槽形成在所述多个沟道结构中的对应的一对沟道结构之间并且包括：底部区域，被填充有较低质量的氧化物；以及顶部区域，被填充有较高质量的氧化物，所述较高质量的氧化物可避免所述半导体器件中STI空隙引起的电短路，其中在至少一个STI沟槽中，所述较高质量的氧化物填充形成在所述较低质量的氧化物中的空隙，所述空隙在所述底部区域内并且与所述底部区域的顶层相邻。

全文数据：采用具有多个沟道结构的场效应晶体管FET并且不具有浅沟槽隔离STI空隙引起的电短路的半导体器件优先权申请本申请要求于2016年9月15日提交且标题为“采用具有多个沟道结构的场效应晶体管FET并且不具有浅沟槽隔离STI空隙引起的电短路的半导体器件SEMICONDUCTORDEVICESEMPLOYINGFIELDEFFECTTRANSISTORSFETsWITHMULTIPLECHANNELSTRUCTURESWITHOUTSHALLOWTRENCHISOLATIONSTIVOID-INDUCEDELECTRICALSHORTS”的美国专利申请序列号No.15266,214的优先权，其全部内容通过引用并入本文。技术领域本公开的技术总体涉及采用浅沟槽隔离STI的半导体器件，并且特别涉及避免半导体器件中的STI空隙引起的电短路。背景技术随着电子器件的功能变得更加复杂，因此需要在这种器件中包括更多数目的晶体管。然而，由于需要在越来越小的封装件例如在移动设备中中提供电子器件，因此需要在更小的集成电路IC芯片中提供更多数目的晶体管。晶体管数目的这种增加是部分地通过继续努力使IC中的晶体管小型化即，将越来越多的晶体管放置到相同量的空间中来实现的。具体地，IC中的节点尺寸通过IC中的最小金属线宽度例如，65纳米nm、45nm、28nm、20nm等的减小而缩小。结果，平面晶体管的栅极长度也按比例减小，从而减小了平面晶体管的沟道长度和互连线。平面晶体管中的减小的沟道长度具有增加驱动强度即，增加的漏极电流以及提供更小的寄生电容的益处，从而导致减小的电路延迟。然而，随着平面晶体管中的沟道长度的减小使得沟道长度接近与耗尽层宽度类似的量级，可能发生降低性能的短沟道效应SCE。更具体地，平面晶体管中的SCE引起增加的电流泄漏、降低的阈值电压、和或阈值电压滚降即，在更短的栅极长度处降低的阈值电压。在这方面，为了解决缩小平面晶体管中的沟道长度同时避免或减轻SCE的需要，已经开发了替代平面晶体管的晶体管设计。一种这样的替代晶体管设计包括鳍式场效应管FETFinFET，其经由从衬底形成的“鳍”提供导电沟道。材料环绕在鳍周围以形成器件的栅极。例如，图1示出了示例性FinFET100。FinFET100包括半导体衬底102以及从半导体衬底102形成的鳍104。氧化物层106被包括在鳍104的任意一侧上。FinFET100包括通过鳍104互连的源极108和漏极110，使得鳍104的内部部分作为源极108与漏极110之间的沟道112。鳍104被“环绕”栅极114包围。栅极114的环绕结构提供了对沟道112的更好的静电控制，因此有助于减小泄漏电流并且克服其它SCE。为了对FinFET的沟道实现甚至更大的静电控制，FinFET可以被设计为包括对应于单个栅极的多个鳍。使用填充有非导电材料诸如，氧化物的浅沟槽隔离STI将这种FinFET中的每个鳍与相邻的鳍电隔离。然而，随着鳍间距缩小以减小FinFET的面积，每个鳍之间的距离也减小。每个鳍之间的减小的距离减小了每个STI沟槽的宽度，这增加了每个STI沟槽的高宽比例如，纵横比。由于用于填充STI沟槽的氧化物的特性，诸如对氧化物进行退火的常规制造步骤导致在STI沟槽中形成空隙。空隙可能形成为足够地接近于FinFET中采用的栅极，使得用于形成栅极的导电材料填充空隙，造成FinFET的源极与漏极之间的电短路。以这种方式使FinFET的漏极和源极电短路会导致FinFET产生错误的输出。发明内容本文公开的各个方面包括半导体器件，该半导体器件采用具有多个沟道结构的场效应晶体管FET并且不具有浅沟槽隔离STI空隙引起的电短路。在一个方面，提供了包括衬底的半导体器件。半导体器件还包括设置在衬底之上的沟道结构，该沟道结构对应于FET。另外，半导体器件包括形成在每一对对应的沟道结构之间的STI沟槽。每个STI沟槽包括填充有较低质量的氧化物的底部区域以及填充有较高质量的氧化物的顶部区域。当较低质量的氧化物填充STI沟槽的底部区域时，较低质量的氧化物易于在半导体器件的特定制造步骤例如，退火期间在底部区域中形成空隙。与此相反，填充STI沟槽的顶部区域的较高质量的氧化物不易形成空隙。就此而言，设置在沟道结构之上的栅极也设置在每个STI沟槽的顶部区域之上而不是底部区域之上。然而，因为较高质量的氧化物不易形成空隙，所以较高质量的氧化物不包括栅极能够利用该其电耦合到FET的其它有源部件诸如，源极和漏极的空隙。以这种方式，利用较高质量的氧化物填充每个STI的顶部区域防止了半导体器件中的STI空隙引起的电短路。就此而言，在一个方面，提供了一种半导体器件。半导体器件包括衬底。半导体器件还包括多个沟道结构，多个沟道结构设置在衬底之上并且对应于FET。半导体器件还包括一个或多个STI沟槽。每个STI沟槽形成在多个沟道结构中的对应的一对沟道结构之间，并且包括填充有较低质量的氧化物的底部区域以及填充有较高质量的氧化物的顶部区域。在另一方面，提供了一种半导体器件。半导体器件包括用于提供衬底的装置。半导体器件还包括用于提供设置在衬底之上并且对应于FET的多个沟道结构的装置。半导体器件还包括用于提供一个或多个STI沟槽的装置。每个STI沟槽形成在多个沟道结构中的对应的一对沟道结构之间，并且包括填充有较低质量的氧化物的底部区域以及填充有较高质量的氧化物的顶部区域。在另一个方面，提供了一种用于制造半导体器件的方法，半导体器件采用具有多个沟道结构的FET并且不具有STI空隙引起的电短路。该方法包括提供衬底。衬底包括一个或多个STI沟槽以及设置在衬底之上的多个沟道结构。每个STI沟槽形成在多个沟道结构中的对应的一对沟道结构之间。该方法还包括在每个STI沟槽中设置较低质量的氧化物。该方法还包括将每个STI沟槽中的较低质量的氧化物蚀刻到每个STI沟槽的底部区域的顶层。该方法还包括在较低质量的氧化物之上将较高质量的氧化物设置在每个STI沟槽的顶部区域中，其中较高质量的氧化物填充形成在较低质量的氧化物中的空隙，空隙与底部区域的顶层相邻。附图说明图1是常规的鳍式场效应晶体管FETFinFET的透视图；图2是具有浅沟槽隔离STI空隙引起的电短路的采用FinFET的示例性半导体电路的截面图；图3是不具有STI空隙引起的电短路的采用FinFET的示例性半导体器件的截面图；图4是示出了用于制造图3中的不具有STI空隙引起的电短路的半导体器件的示例性过程的流程图；图5A-5F是示出了图3中的半导体器件在图4中的制造过程中的每个步骤处的截面图；图6是示出了用于制造不具有STI空隙引起的电短路的半导体器件的示例性过程的流程图，其中电隔离多个FinFET的深STI沟槽被填充有较低和较高质量的氧化物；图7A-7C是示出了半导体器件在图6中的制造过程中的每个步骤处的截面图；图8是不具有STI空隙引起的电短路的采用纳米线FET的示例性半导体器件的截面图；以及图9是可以包括图3、图7C和图8的半导体器件的示例性的基于处理器的系统的框图。具体实施方式现参考附图，描述了本公开的若干示例性方面。本文使用词语“示例性”来表示“作为示例、实例或说明”。本文描述为“示例性”的任何方面不必被解释为比其它方面更优选或更具优势。在详细描述中公开的方面包括采用具有多个沟道结构的场效应晶体管FET并且不具有浅沟槽隔离STI空隙引起的电短路的半导体器件。在一个方面，提供了包括衬底的半导体器件。半导体器件还包括设置在衬底之上的沟道结构，沟道结构对应于FET。附加地，半导体器件包括形成在每一对对应的沟道结构之间的STI沟槽。每个STI沟槽包括填充有较低质量的氧化物的底部区域以及填充有较高质量的氧化物的顶部区域。当较低质量的氧化物填充STI沟槽的底部区域时，较低质量的氧化物易于在半导体器件的特定制造步骤例如，退火期间在底部区域中形成空隙。与此相反，填充STI沟槽的顶部区域的较高质量的氧化物不易形成空隙。就此而言，设置在沟道结构之上的栅极也设置在每个STI沟槽的顶部区域之上而不是底部区域之上。然而，因为较高质量的氧化物不易形成空隙，所以较高质量的氧化物不包括栅极能够利用其电耦合到FET的其它有源部件诸如，源极和漏极的空隙。以这种方式，利用较高质量的氧化物填充每个STI的顶部区域防止了半导体器件中的STI空隙引起的电短路。在讨论从图3开始的采用具有多个沟道结构的FET并且不具有STI空隙引起的电短路的半导体器件之前，首先描述具有STI空隙引起的电短路的示例性常规半导体器件。就此而言，图2示出了包括第一和第二FinFET2021、2022的半导体器件200。第一FinFET2021采用三3个鳍2041-2043，并且第二FinFET2022采用三3个鳍2044-2046。第一FinFET2021包括分别将鳍2041、2042与鳍2042、2043电隔离的STI沟槽2061、2062。第二FinFET2022包括分别将鳍2044、2045与鳍2045、2046电隔离的STI沟槽2063、2064。然而，如图2中示出的，STI沟槽2061、2063分别具有形成在用于填充STI沟槽2061、2063的氧化物中的空隙2081、2082。具体地，空隙2801足够地接近于对应于第一FinFET2021的栅极2101形成，使得用于形成栅极2101的导电材料填充空隙2081，其造成第一FinFET2021的源极与漏极未示出之间的电短路。以这种方式使第一FinFET2021的漏极和源极电短路会导致第一FinFET2021产生错误的输出。为了防止这种STI空隙引起的电短路，图3示出了采用第一和第二FET3021、3022并且不具有STI空隙引起的电短路的示例性半导体器件300的截面图。半导体器件300包括衬底304，第一和第二FET3021、3022形成在衬底304上。第一FET3021采用设置在衬底304之上的对应的沟道结构3061-3063。附加地，第二FET3022采用设置在衬底304之上的对应的沟道结构3064-3066。在这个示例中，第一和第二FET3021、3022被用作FinFET，因此在本文中还被称为第一和第二FinFET3021、3022。以这种方式，沟道结构3061-3066还被称为鳍3061-3066。然而，如下文详细讨论的，各个方面可以采用其它类型的FET，例如，纳米线FET，其包括替代的沟道结构例如，横向纳米线。进一步，如下文详细讨论的，深STI沟槽3081形成在第一与第二FinFET3021、3022之间，并且被配置为电隔离第一和第二FinFET3021、3022。还形成深STI沟槽3082以将第二FinFET3022与半导体器件300中的其它元件电隔离。继续参考图3，半导体器件300还包括形成在每一对对应的沟道结构3061-3066之间的STI沟槽3101-3104。具体地，参考第一FinFET3021，STI沟槽3101形成在沟道结构3061、3062之间，并且STI沟槽3102形成在沟道结构3062、3063之间。附加地，参考第二FinFET3022，STI沟槽3103形成在沟道结构3064、3065之间，并且STI沟槽3104形成在沟道结构3065、3066之间。每个STI沟槽3101-3104包括填充有较低质量的氧化物314的底部区域3121-3124，以及填充有较高质量的氧化物318的顶部区域3161-3164。继续参考图3，为了填充对应的STI沟槽3101-3104的底部区域3121-3124，较低质量的氧化物314包括高纵横比氧化物，高纵横比氧化物被配置为填充具有大于十比一10:1的高宽比即，纵横比的区域。作为非限制性示例，这种高纵横比氧化物可以包括旋涂电介质氧化物SOD或可流动化学气相沉积CVDFCVD氧化物。因此，随着半导体器件300的鳍间距P缩小，导致STI沟槽3101-3104的纵横比增加，与低纵横比氧化物相比，较低质量的氧化物314可以更容易地填充底部区域3121-3124。作为非限制性示例，假设半导体器件300以十10纳米nm技术制造，则每个STI沟槽3101-3104可以是大约二十五25nm宽，而每个鳍3061-3066可以是大约十10nm宽，使得鳍间距P大约是三十五35nm。附加地，如果每个鳍3061-3066具有大约150nm的高度，则每个STI沟槽3101-3104的对应的高宽纵横比大约等于6:1例如，150nm：25nm。以这种方式，因为较低质量的氧化物314被配置为填充具有大于十比一10:1的纵横比的区域，所以较低质量的氧化物314能够填充具有六比一6:1的纵横比的STI沟槽3101-3104。然而，继续参考图3，在较低质量的氧化物314中采用的添加剂诸如，氢或氮使其在半导体器件300的特定制造步骤期间更容易形成空隙。例如，响应于由于退火导致的较低质量的氧化物314收缩，可能在底部区域3121、3123中形成空隙3201、3202。如本文所使用的，空隙3201、3202是在较低质量的氧化物314内形成的区域，该区域或者是真空或者是填充有气体。作为非限制性示例，空隙3201、3202可以具有小至二2nm的直径，或者与对应的STI沟槽3101-3104的宽度一样大。与此相反，继续参考图3，填充对应的STI沟槽3101-3104的顶部区域3161-3164的较高质量的氧化物318不包括添加剂，以便不易形成空隙。例如，较高质量的氧化物318可以包括无任何添加剂的氧化硅，使得不会响应于退火而形成空隙。在不具有这样的添加剂的情况下，较高质量的氧化物318是低纵横比氧化物，低纵横比氧化物被配置为填充具有小于十比一10:1的高宽比即，纵横比的区域。因此，较高质量的氧化物318被设计成填充每个顶部区域3161-3164而不形成空隙，同时还填充形成在底部区域3121-3124中并且与对应的顶部区域3161-3164相邻的空隙。例如，较高质量的氧化物318填充顶部区域3161并且还填充底部区域3121的空隙3201。继续参考图3，第一FinFET3021采用由导电材料形成的栅极3221，导电材料设置在沟道结构3061-3063以及STI沟槽3101、3102之上。第一FinFET3021还采用设置在沟道结构3061-3063和STI沟槽3101、3102的第一侧上的源极未示出，以及设置在沟道结构3061-3063和STI沟槽3103、3104的与第一侧相对的第二侧上的漏极未示出。以这种方式，如前所述，因为空隙3201与STI沟槽3101中的顶部区域3161相邻，所以顶部区域3161的较高质量的氧化物318填充空隙3201。因此，顶部区域3161防止栅极3221的导电材料填充空隙3201。第二FinFET3022类似地采用由导电材料形成的栅极3222、源极未示出、漏极未示出。然而，空隙3202不与STI沟槽3103的顶部区域3163相邻。以这种方式，空隙3202不易被栅极3222的导电材料填充，因此不被较高质量的氧化物318填充。通过防止栅极3221的导电材料填充空隙3201，顶部区域3161将栅极3221与第一FinFET3021的源极和漏极电隔离。附加地，因为较高质量的氧化物318不易形成空隙，所以顶部区域3161-3164的较高质量的氧化物318不包括空隙，栅极3221、3222可以利用该空隙电耦合对应的源极和漏极。以这种方式，利用较高质量的氧化物318填充每个STI沟槽3101-3104的顶部区域3161-3164，防止了半导体器件300中的STI空隙引起的电短路。图4示出了用于制造图3中的不具有STI空隙引起的电短路的半导体器件300的示例性过程400。进一步，图5A-5F提供了示出半导体器件300在制造过程400的各个步骤期间的截面图。将结合图4中的制造过程400中的示例性制造步骤的讨论来讨论示出了图5A-5F中的半导体器件300的截面图。就此而言，制造过程400包括提供衬底304以及STI沟槽3101-3107，衬底304包括设置在衬底304之上的沟道结构3061-3068框402，图5A。在这方面，每个STI沟槽3101-3107形成在对应的一对沟道结构3061-3068之间。附加地，在这方面，衬垫氧化物5001-5008被设置在每个沟道结构3061-3068之上，并且氮化物硬掩模5021-5028被设置在每个衬垫氧化物5001-5008之上。以这种方式，在制造过程400期间，每个衬垫氧化物5001-5008和每个氮化物硬掩模5021-5028保护对应的沟道结构3061-3068免受损坏。制造过程400还包括在每个STI沟槽3101-3107中设置较低质量的氧化物314框404，图5A。制造过程400还可以包括对较低质量的氧化物314进行退火框406，图5A。例如，可以执行温度大约在450摄氏度℃与700℃之间的第一次退火，然后执行温度大约在850℃与1100℃之间的第二次退火。如前所述，在框406中对较低质量的氧化物314进行退火可以导致较低质量的氧化物314收缩，从而导致空隙3201。继续参考图4，为了在半导体器件300中不止形成第一和第二FinFET3021、3022，制造过程400还可以包括将硬掩模504设置在沟道结构3067-3068之上，使得开口5061形成在沟道结构3067、3068的第一子集5081之上框408，图5B。以这种方式，硬掩模504覆盖沟道结构3061-3063、3064-3068的第二子集5082和第三子集5083，第二子集5082和第三子集5083设置在沟道结构3067、3068的第一子集5081的任意一侧上。制造过程400还可以包括蚀刻沟道结构3067、3068的第一子集5081以及衬底304，以在沟道结构3061-3062的第二子集5082与沟道结构3064-3066的第三子集5083之间形成深STI沟槽3081框410，图5C。以这种方式，沟道结构3061-3063的第二子集5082对应于第一FinFET3021，并且沟道结构3064-3066的第三子集5083对应于第二FinFET3022。附加地，在这个方面，硬掩模504还包括开口5062，使得形成深STI沟槽3082以将第二FinFET3022与半导体器件300中的其它元件电隔离。继续参考图4，制造过程400还包括将每个STI沟槽3101-3104中的较低质量的氧化物314蚀刻到每个STI沟槽3101-3104的底部区域3121-3124的顶层510框412，图5D。进一步，制造过程400包括在较低质量的氧化物314之上将较高质量的氧化物318设置在每个STI沟槽3101-3104的顶部区域3161-3164中框414，图5E。除了填充STI沟槽3101-3104，较高质量的氧化物318还填充形成在较低质量的氧化物314中的空隙3201，空隙3201与底部区域3121的顶层510相邻。在这个方面，制造过程400还可以包括将较高质量的氧化物318设置在深STI沟槽3081、3082中框416，图5E。可以使用常规的高纵横比工艺HARP实现在框416中设置较高质量的氧化物318。为了完成第一和第二FinFET3021、3022，制造过程400可以包括分别在沟道结构3061-3063、3064-3066之上形成栅极3221、3222框418，图5F。为了形成这个方面中的栅极3221、3222，衬垫氧化物5001-5003、5004-5006以及氮化物硬掩模5021-5023、5024-5026首先被移除。附加地，可以使用常规的制造技术诸如，高介电金属栅极HKMG工艺形成栅极3221、3222。还可以设置层间电介质ILD以便填充半导体器件300中的间隙。如前所述，利用较高质量的氧化物318填充空隙3201，使得空隙3201将栅极3221与空隙3201电隔离，防止了半导体器件300中的STI空隙引起的电短路。除了在如图3中的半导体器件300中的深STI沟槽3081、3082中设置较高质量的氧化物318之外，其它方面也可以采用深STI沟槽3081、3082中的较低质量和较高质量的氧化物314、318两者。就此而言，图6示出了可以代替图4中的框416、418的示例性制造过程600，使得较低质量和较高质量的氧化物314、318设置在深STI沟槽3081、3082中。进一步，图7A-7C提供了示出半导体器件700在制造过程600的各个步骤期间的截面图。将结合图6中的制造过程600中的示例性制造步骤的讨论来讨论示出了图7A-7C中的半导体器件700的截面图。就此而言，制造过程600包括在深STI沟槽3081、3082中设置较低质量的氧化物314框602，图7A。制造过程600还包括将深STI沟槽3081、3082中的较低质量的氧化物314蚀刻到每个深STI沟槽3081、3082的底部区域7041、7042的顶层702框604，图7A。附加地，制造过程600包括在较低质量的氧化物314之上将较高质量的氧化物318设置在每个深STI沟槽3081、3082的顶部区域7061、7062中框606，图7B。类似于图4中的制造过程400，制造过程600还可以包括分别在沟道结构3061-3063、3064-3066之上形成栅极3221、3222框608，图7C。以这种方式在深STI沟槽3081、3082中形成具有较低质量和较高质量的氧化物314、318的半导体器件700可以减小制造成本，因为与图3中的半导体器件300相比，使用了较少的较高质量的氧化物318。除了在图3中的采用第一和第二FinFET3021、3022的半导体器件300中用较低质量和较高质量的氧化物314、318填充STI沟槽3101-3104之外，其它方面也可以采用替代FET类型，同时仍然防止STI空隙引起的电短路。就此而言，图8示出了采用第一和第二纳米线FET8021、8022并且不具有STI空隙引起的电短路的示例性半导体器件800的截面图。半导体器件800包括图3中的半导体器件300的某些公共部件，如图3与图8之间由类似的元件编号所示的部件，因此在此将不再重新描述。以这种方式，第一纳米线FET8021采用设置在衬底304之上的对应的沟道结构8041-8043。附加地，第二纳米线FET8022采用设置在衬底304之上的对应的沟道结构8044-8046。继续参考图8，半导体器件800还包括在每一对对应的沟道结构8041-8046之间形成的STI沟槽3101-3104。具体地，参考第一纳米线FET8021，STI沟槽3101形成在沟道结构8041、8042之间，并且STI沟槽3102形成在沟道结构8042、8043之间。附加地，参考第二纳米线FET8022，STI沟槽3103形成在沟道结构8044、8045之间，并且STI沟槽3104形成在沟道结构8045、8046之间。进一步，第一纳米线FET8021采用设置在沟道结构8041-8043以及STI沟槽3101、3102之上的栅极8061。通过采用由导电材料包围的纳米线8081-8089来形成栅极8061。第二纳米线FET8022类似地采用设置在沟道结构8044-8046以及STI沟槽3103、3104之上的栅极8062。通过采用由导电材料包围的纳米线80810-80818来形成栅极8062。继续参考图8，如参考图3所述，半导体器件800中的每个STI沟槽3101-3104包括填充有较低质量的氧化物314的对应的底部区域3121-3124，以及填充有较高质量的氧化物318的对应的顶部区域3161-3164。以这种方式，顶部区域3161中的较高质量的氧化物318填充空隙3201，使得栅极8061不会产生STI空隙引起的电短路。因此，类似于图3中的半导体器件300，利用较高质量的氧化物318填充每个STI沟槽3101-3104的顶部区域3161-3164，以防止半导体器件800中的STI空隙引起的电短路。本文描述的元件有时被称为用于实现特定性能的装置。就此而言，衬底304在本文中有时被称为“用于提供衬底的装置”。沟道结构3061-3066和8041-8046在本文中有时被称为“用于提供设置在衬底之上并且对应于FET的多个沟道结构的装置”。进一步，STI沟槽3101-3104在本文中有时被称为“用于提供一个或多个STI沟槽的装置”。附加地，虽然本文提供的方面包括具有多个FET诸如，第一和第二FinFET3021、3022的半导体器件，但是其他方面可以包括具有单个FET的半导体器件。作为非限制性示例，半导体器件可以采用具有多个沟道结构的单个FET，以及如上所述，在每个沟道结构之间填充有较低和较高质量的氧化物的STI沟槽。根据本文公开的方面的采用具有多个沟道结构的FET并且不具有STI空隙引起的电短路的半导体器件可以被提供或集成到任何基于处理器的设备中。示例而非限制性包括：机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、智能电话、平板计算机、平板手机、服务器、计算机、便携式计算机、台式计算机、个人数字助理PDA、监视器、计算机显示器、电视机、调谐器、无线电广播设备、卫星无线电广播设备、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘DVD播放器、便携式数字视频播放器和车辆。就此而言，图9示出了基于处理器的系统900的示例，基于处理器的系统900可以分别采用图3、7C和8中示出的半导体器件300、700和800。在这个示例中，基于处理器的系统900包括一个或多个中央处理器CPU902，每一个CPU包括一个或多个处理器904。CPU902可以具有耦合到处理器904的高速缓冲存储器906，用于快速访问临时存储的数据。CPU902耦合到系统总线908并且可以将被包括在基于处理器的系统900中的主设备和从设备相互耦合。众所周知，CPU902通过在系统总线908之上交换地址信息、控制信息以及数据信息来与这些其它设备通信。例如，CPU902可以将总线事务请求传送到作为从设备的示例的存储器控制器910。尽管未在图9中示出，但是可以提供多个系统总线908，其中每个系统总线908构成不同的结构。其它主设备和从设备可以连接到系统总线908。作为示例，如图9所示，这些设备可以包括：存储器系统912、一个或多个输入设备914、一个或多个输出设备916、一个或多个网络接口设备918、以及一个或多个显示器控制器920。输入设备914可以包括任何类型的输入设备，包括但不限于：输入键、开关、语音处理器等。输出设备916可以包括任何类型的输出设备，包括但不限于：音频、视频、其它视觉指示器等。网络接口设备918可以是被配置为允许向网络922交换数据和从网络922交换数据的任何设备。网络922可以是任何类型的网络，包括但不限于：有线或无线网络、专用或公用网络、局域网LAN、无线局域网WLAN、广域网WAN、BLUETOOTHTM网络、以及互联网。网络接口设备918可以被配置为支持期望的任何类型的通信协议。存储器系统912可以包括一个或多个存储器单元9240-924N。CPU902还可以被配置为通过系统总线908访问显示器控制器920，以控制发送到一个或多个显示器926的信息。显示器控制器920经由一个或多个视频处理器928将信息发送到显示器926以进行显示，视频处理器928将要显示的信息处理成适合于显示器926的格式。显示器926可以包括任何类型的显示器，包括但不限于：阴极射线管CRT、液晶显示器LCD、等离子体显示器、发光二极管LED显示器等。本领域的技术人员将进一步了解，结合本文中公开的方面而描述的各种说明性逻辑快、模块、电路和算法可实施为电子硬件、存储于存储器中或另一计算机可读介质中并且由处理器或其它处理设备执行的指令、或两者的组合。作为示例，可以在任何电路、硬件部件、集成电路IC或IC芯片中采用本文描述的主设备和从设备。本文公开的存储器可以是任何类型和大小的存储器，并且可以被配置为存储期望的任何类型的信息。为了清楚地示出这种可互换性，上文已经依照它们的功能总体地描述了各种说明性的部件、块、模块、电路和步骤。如何实现这样的功能取决于特定的应用、设计选择、和或强加于整个系统的设计约束。技术人员可以针对每个特定的应用以不同方式实现所描述的功能，但是这种实现决策不应被解释为导致脱离本公开的范围。结合本文公开的各个方面描述的各种说明性的逻辑块、模块和电路可以利用处理器、数字信号处理器DSP、专用集成电路ASIC、现场可编程门阵列FPGA或其它可编程逻辑器件、分立门或晶体管逻辑、分立硬件部件、或设计用于执行本文描述的功能的任何组合。处理器可以是微处理器，但是在替代方案中，处理器可以是任何常规的处理器、控制器、微控制器或状态机。处理器还可以实现为计算机设备的组合例如，DSP和微处理器的组合、多个微处理器、结合DSP内核的一个或多个微处理器、或任何其它这样的配置。本文公开的方面可以在硬件中以及存储于硬件中的指令中体现，并且可以驻留在例如随机存取存储器RAM、闪存、只读存储器ROM、电可编程ROMEPROM、电可擦除可编程ROMEEPROM、寄存器、硬盘、可移动硬盘、CD-ROM、或本领域已知的任何其它形式的计算机可读介质中。示例性存储介质耦合到处理器，使得处理器可以从存储介质读取信息并且向存储介质写入信息。在替代方案中，存储介质可以是处理器的组成部分。处理器和存储介质可以驻留在ASIC中。ASIC可以驻留在远程站中。在替代方案中，处理器和存储介质可以作为分立部件驻留在远程站、基站或服务器中。还应注意，本文的任何示例性方面中描述的操作步骤被描述以提供示例和讨论。所描述的操作可以以除所示顺序之外的许多不同顺序来执行。此外，在单个操作步骤中描述的操作实际上可以在许多不同的步骤中执行。附加地，可以组合示例性方面中讨论的一个或多个操作步骤。应当理解，对于本领域技术人员显而易见的是，流程图中示出的操作步骤可以进行许多不同的修改。本领域技术人员还将理解，可以使用各种不同技术和技巧中的任何一种来表示信息和信号。例如，可以由电压、电流、电磁波、磁场或粒子、光学场或粒子、或其任何组合来表示在以上整个描述中可以参考的数据、指令、命令、信息、信号、位、符号、和芯片。提供本公开的先前描述是为了使本领域的技术人员能够制作或使用本公开。对于本领域技术人员来说，对本公开的各种修改是明显的，并且在不脱离本公开的精神或范围的情况下，本文定义的一般原理可以应用于其它变型。因此，本公开不旨在限于本文描述的示例和设计，而是与符合本文公开的原理和新颖特征的最宽范围一致。

权利要求：1.一种半导体器件，包括：衬底；多个沟道结构，设置在所述衬底之上并且对应于场效应晶体管FET；以及一个或多个浅沟槽隔离STI沟槽，每个STI沟槽形成在所述多个沟道结构中的对应的一对沟道结构之间并且包括：底部区域，被填充有较低质量的氧化物；以及顶部区域，被填充有较高质量的氧化物。2.根据权利要求1所述的半导体器件，其中所述一个或多个STI沟槽中的每个STI沟槽的所述顶部区域被填充有所述较高质量的氧化物，使得在所述顶部区域中不形成空隙。3.根据权利要求2所述的半导体器件，其中所述较低质量的氧化物包括高纵横比氧化物，所述高纵横比氧化物被配置为填充具有大于十比一10:1的高宽比的区域。4.根据权利要求3所述的半导体器件，其中所述较高质量的氧化物包括低纵横比氧化物，所述低纵横比氧化物被配置为填充具有小于十比一10:1的高宽比的区域。5.根据权利要求4所述的半导体器件，其中所述较低质量的氧化物选自由以下项组成的组：旋涂电介质氧化物SOD；以及可流动的化学气相沉积CVDFCVD氧化物。6.根据权利要求5所述的半导体器件，其中所述较高质量的氧化物包括氧化硅。7.根据权利要求2所述的半导体器件，进一步包括：栅极，设置在所述多个沟道结构以及所述一个或多个STI沟槽中的每个STI沟槽的所述顶部区域之上；源极，设置在所述多个沟道结构以及所述一个或多个STI沟槽的第一侧上；以及漏极，设置在所述多个沟道结构以及所述一个或多个STI沟槽的与所述第一侧相对的第二侧上，其中所述一个或多个STI沟槽中的每个STI沟槽的所述顶部区域将所述栅极与所述源极以及所述漏极电隔离。8.根据权利要求7所述的半导体器件，其中：所述多个沟道结构中的每个沟道结构包括鳍；并且所述FET包括FinFET。9.根据权利要求7所述的半导体器件，其中所述FET包括纳米线FET。10.根据权利要求1所述的半导体器件，进一步包括：多个沟道结构，设置在所述衬底之上并且对应于第二FET；一个或多个STI沟槽，每个STI沟槽形成在对应于所述第二FET的所述多个沟道结构中的对应的一对沟道结构之间并且包括：底部区域，被填充有所述较低质量的氧化物；以及顶部区域，被填充有所述较高质量的氧化物；以及深STI沟槽，被形成在所述FET与所述第二FET之间并且被配置为电隔离所述FET和所述第二FET。11.根据权利要求10所述的半导体器件，其中所述深STI沟槽被填充有所述较高质量的氧化物。12.根据权利要求10所述的半导体器件，其中所述深STI沟槽包括：底部区域，被填充有所述较低质量的氧化物；以及顶部区域，被填充有所述较高质量的氧化物。13.根据权利要求1所述的半导体器件，被集成到集成电路IC中。14.根据权利要求1所述的半导体器件，被集成到设备中，所述设备选自由以下项组成的组：机顶盒；娱乐单元；导航设备；通信设备；固定位置数据单元；移动位置数据单元；移动电话；蜂窝电话；智能电话；平板计算机；平板手机；服务器；计算机；便携式计算机；台式计算机；个人数字助理PDA；监视器；计算机显示器；电视机；调谐器；无线电广播设备；卫星无线电广播设备；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频光盘DVD播放器；便携式数字视频播放器；以及车辆。15.一种半导体器件，包括：用于提供衬底的装置；用于提供多个沟道结构的装置，所述多个沟道结构设置在所述衬底之上并且对应于场效应晶体管FET；以及用于提供一个或多个浅沟槽隔离STI沟槽的装置，每个STI沟槽形成在所述多个沟道结构中的对应的一对沟道结构之间并且包括：底部区域，被填充有较低质量的氧化物；以及顶部区域，被填充有较高质量的氧化物。16.一种用于制造半导体器件的方法，所述半导体器件采用具有多个沟道结构的场效应晶体管FET并且不具有浅沟槽隔离STI空隙引起的电短路，所述方法包括：提供衬底以及一个或多个STI沟槽，所述衬底包括设置在所述衬底之上的多个沟道结构，每个STI沟槽形成在所述多个沟道结构中的对应的一对沟道结构之间；在每个STI沟槽中设置较低质量的氧化物；将每个STI沟槽中的所述较低质量的氧化物蚀刻到每个STI沟槽的底部区域的顶层；以及在所述较低质量的氧化物之上将较高质量的氧化物设置在每个STI沟槽的顶部区域中，其中所述较高质量的氧化物填充形成在所述较低质量的氧化物中的空隙，所述空隙与所述底部区域的所述顶层相邻。17.根据权利要求16所述的方法，进一步包括：在所述多个沟道结构之上形成栅极，以形成对应于所述多个沟道结构的场效应晶体管FET。18.根据权利要求16所述的方法，进一步包括：在所述多个沟道结构之上设置硬掩模，使得在沟道结构的第一子集之上形成开口，并且所述硬掩模覆盖设置在沟道结构的所述第一子集的任意一侧上的沟道结构的第二子集以及沟道结构的第三子集；以及蚀刻所述沟道结构的所述第一子集以及所述衬底，以在所述沟道结构的所述第二子集与所述沟道结构的所述第三子集之间形成深STI沟槽，其中所述沟道结构的所述第二子集对应于第一FET，并且所述沟道结构的所述第三子集对应于第二FET。19.根据权利要求18所述的方法，进一步包括：在所述深STI沟槽中设置所述较高质量的氧化物。20.根据权利要求18所述的方法，进一步包括：在所述深STI沟槽中设置所述较低质量的氧化物；将所述深STI沟槽中的所述较低质量的氧化物蚀刻到所述深STI沟槽的底部区域的顶层；以及在所述较低质量的氧化物之上将所述较高质量的氧化物设置在所述深STI沟槽的顶部区域中。21.根据权利要求16所述的方法，进一步包括：对所述较低质量的氧化物进行退火。22.根据权利要求16所述的方法，其中设置所述较低质量的氧化物包括：设置高纵横比氧化物，所述高纵横比氧化物被配置为填充具有大于十比一10:1的高宽比的区域。23.根据权利要求22所述的方法，其中设置所述较高质量的氧化物包括：设置低纵横比氧化物，所述低纵横比氧化物被配置为填充具有小于十比一10:1的高宽比的区域。

百度查询： 高通股份有限公司 采用具有多个沟道结构的场效应晶体管（FET）并且不具有浅沟槽隔离（STI）空隙引起的电短路的半导体器件

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