申请/专利权人：浙江大学

申请日：2020-12-24

公开（公告）日：2023-12-01

公开（公告）号：CN112737569B

主分类号：H03K29/00

分类号：H03K29/00;H03K21/02;H03K21/08

优先权：

专利状态码：有效-授权

法律状态：2023.12.01#授权;2021.05.21#实质审查的生效;2021.04.30#公开

摘要：本发明公开了一种基于九进制进位电路的数字解码电路，所述数字解码电路包括：振荡器，用于生成振荡信号；九进制计数电路，对单个DMX512所发送的帧进行计数，得到商和余数；解码算法控制单元，通过得到的商和余数来确定采样脉冲的发送，并得到所需解码的信号；解码器，对得到的信号进行解码，并输出到后续的LED显示装置进行显示。本发明提供的基于九进制进位电路的数字解码电路通过使用余数补偿和补偿间隔分布的方法提高了DMX512解码所需的最小采样周期，减小了误差发生的可能，扩大了DMX512协议在变传输速率环境下的使用范围。

主权项：1.一种基于九进制进位电路的数字解码电路，其特征在于，所述数字解码电路包括：振荡器，用于生成振荡信号；九进制计数电路，对单个DMX512所发送的帧进行计数，得到商和余数；解码算法控制单元，通过得到的商和余数来确定采样脉冲的发送，并得到所需解码的信号；解码器，对得到的信号进行解码，并输出到后续的LED显示装置进行显示；所述的九进制计数电路，包括：3位余数触发器、3位全加器电路、1位进位触发器、二输入或门、三输入与门和外部计数器：所述1位进位触发器的复位端、所述二输入或门的第一输入端与外部复位信号连接，所述3位余数触发器的复位端与所述二输入或门的输出端连接，所述1位进位触发器的时钟端、所述3位余数触发器的时钟端与所述振荡器的输出端连接，所述二输入或门的第二输入端、所述外部计数器的输入端与所述1位进位触发器的输出端连接，所述1位进位触发器的输入端与所述三输入与门的输出端连接，所述三输入与门的输入端、所述3位全加器电路的B组输入端与所述3位余数触发器的三位输出端连接，所述3位全加器电路的A组输入端与“1”、“0”、“0”连接，所述3位全加器电路的输出端与所述3位余数触发器的三位输入端连接；所述3位余数触发器的输出端、所述1位进位触发器的输出端共同组成所述九进制计数电路的余数输出端，所述外部计数器的输出端作为所述九进制计数电路的商输出端。

全文数据：

权利要求：

百度查询： 浙江大学 一种基于九进制进位电路的数字解码电路

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