申请/专利权人：方泽鑫

申请日：2022-11-21

公开（公告）日：2024-01-05

公开（公告）号：CN117348840A

主分类号：G06F7/501

分类号：G06F7/501

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.01.23#实质审查的生效;2024.01.05#公开

摘要：本发明公开了一种CSA进位共享加法器及其实现方法，包括进位器、全加器和整合。本发明与现有技术相比的优点在于：本方案由超前进位加法器优化而来，第一位晶体管数量为20，此后每一位为22，总延迟为2T，输入端下方为一进位生成门，设计思路来源为超前进位加法器的进位生成机制，并由公式加入特殊情况阻断设计而得，全加器为自主设计的全新多位并行异或器反A1之类即为反码，由触发器或寄存器直接提供，续位方式为直接向后连接单元，比原有的技术方案减少了一半的晶体数量，增加了运算速度。

主权项：1.一种CSA进位共享加法器及其实现方法，其特征在于包括进位器、全加器和整合：进位器，进位器逻辑步骤如下：1将公式Cout＝Cin*A+B+A*B转化为新公式，得到公式： 并导出新逻辑门，且在n次公式嵌套后可导出第n+1位进位门；2将高低电平反置，得到公式： 3低位的进位信息隐含于更高位的进位门其当中，由于公式的形式为嵌套公式，低位的进位公式被完整的保留在高位公式当中，故低位进位信息可从高位进位门之中引导出来；4在结果为1时对某一信号进行阻断；5因为不可抗的进位指示信号，故在时应对L*Cin*A1+B1+A1*B1进行阻断。由于L*Cin*A1+B1+A1*B1和信号共联形成输出节点，故在阻断时应将此2个信号视为一个结构，并将阻断结构与其串联，阻断结构为的反结构，得到公式： 6将阻断结构的控制信号输入改为反码形式，反码可由触发器或寄存器中直接获取；全加器，全加器的异或运算表达式： 改为新公式： 展开，得： 合并，得： 最后导出逻辑门；整合，将进位器逻辑门与全加器逻辑门进行整合，全加器的进位接收为反码形式。

全文数据：

权利要求：

百度查询： 方泽鑫 一种CSA进位共享加法器及其实现方法

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