申请/专利权人：湖南速文科技有限公司

申请日：2020-09-30

公开（公告）日：2024-03-19

公开（公告）号：CN112134566B

主分类号：H03M1/46

分类号：H03M1/46;H03M1/12;H03M1/00

优先权：

专利状态码：有效-授权

法律状态：2024.03.19#授权;2021.01.12#实质审查的生效;2020.12.25#公开

摘要：本发明提供了一种应用于SARADC的动态逻辑控制电路，包括：采样开关电路，所述采样开关电路的第一端输入差分输入信号Vip，所述采样开关电路的第二端输入差分输入信号Vin；数模转换器，所述数模转换器的第一端与所述采样开关电路的第三端电连接，所述数模转换器的第二端与所述采样开关电路的第四端电连接；比较器，所述比较器的第一端与所述数模转换器的第三端电连接，所述比较器的第二端与所述数模转换器的第四端电连接。本发明所述的应用于SARADC的动态逻辑控制电路，逻辑控制电路结构简单，减少了元器件的数量，降低了功耗，能有效地降低SARADC的功耗和复杂度，同时能提升逻辑控制电路的转换速度。

主权项：1.一种应用于SARADC的动态逻辑控制电路，其特征在于，包括：采样开关电路，所述采样开关电路的第一端输入差分输入信号Vip，所述采样开关电路的第二端输入差分输入信号Vin；数模转换器，所述数模转换器的第一端与所述采样开关电路的第三端电连接，所述数模转换器的第二端与所述采样开关电路的第四端电连接；比较器，所述比较器的第一端与所述数模转换器的第三端电连接，所述比较器的第二端与所述数模转换器的第四端电连接；逻辑控制电路，所述逻辑控制电路包括多个动态逻辑模块串联，首个所述动态逻辑模块的第一端输入触发信号Di，后一个所述动态逻辑模块的第一端与前一个所述动态逻辑模块第二端电连接，最后一个所述动态逻辑模块的第二端输出CLKi电平，每个所述动态逻辑模块的第三端与所述比较器的第三端电连接，每个所述动态逻辑模块的第四端与所述比较器的第四端电连接，每个所述动态逻辑模块的第五端输入触发信号Valid，每个所述动态逻辑模块的第六端与所述数模转换器的第五端电连接，每个所述动态逻辑模块的第七端与所述数模转换器的第六端电连接；每个所述动态逻辑模块均包括：时序控制单元，所述时序控制单元的第一端输入触发信号Di，所述时序控制单元的第二端输入触发信号Valid；锁存单元，所述锁存单元的第一端与所述时序控制单元的第三端电连接，所述锁存单元的第二端与所述时序控制单元的第四端电连接，所述锁存单元的第三端与所述比较器的第三端电连接，所述锁存单元的第四端与所述比较器的的第四端电连接，所述锁存单元的第五端与所述数模转换器的第五端电连接，所述锁存单元的第六端与所述数模转换器的第六端电连接；每个所述时序控制单元均包括：第三PMOS管，所述第三PMOS管的源极端与电源端电连接，所述第三PMOS管的栅极端输入触发信号Di；第三NMOS管，所述第三NMOS管的漏极端与所述第三PMOS管的漏极端电连接，所述第三NMOS管的栅极端输入触发信号Valid；第四NMOS管，所述第四NMOS管的漏极端与所述第三NMOS管的源极端电连接，所述第四NMOS管的栅极端与所述第三PMOS管的栅极端电连接，所述第四NMOS管的源极端与接地端电连接；第四PMOS管，所述第四PMOS管的源极端与所述第三PMOS管的源极端电连接，所述第四PMOS管的栅极端与所述第三PMOS管的漏极端电连接；第五PMOS管，所述第五PMOS管的源极端与所述第四PMOS管的漏极端电连接，所述第五PMOS管的栅极端与所述第三NMOS管的栅极端电连接，所述第五PMOS管的漏极端与CLKi端电连接；第五NMOS管，所述第五NMOS管的漏极端与所述第五PMOS管的漏极端电连接，所述第五NMOS管的栅极端与所述第四PMOS管的栅极端电连接，所述第五NMOS管的源极端与所述第四NMOS管的源极端电连接；第六PMOS管，所述第六PMOS管的源极端与所述第四PMOS管的源极端电连接，所述第六PMOS管的栅极端与所述第五PMOS管的漏极端电连接；第六NMOS管，所述第六NMOS管的漏极端与所述第六PMOS管的漏极端电连接，所述第六NMOS管的栅极端与所述第六PMOS管的栅极端电连接，所述第六NMOS管的源极端与所述第五NMOS管的源极端电连接。

全文数据：

权利要求：

百度查询： 湖南速文科技有限公司 应用于SAR ADC的动态逻辑控制电路

免责声明
1、本报告根据公开、合法渠道获得相关数据和信息，力求客观、公正，但并不保证数据的最终完整性和准确性。
2、报告中的分析和结论仅反映本公司于发布本报告当日的职业理解，仅供参考使用，不能作为本公司承担任何法律责任的依据或者凭证。

阅读全文 双屏查看 官方信息 专利公告 收藏专利 下载PDF 下载WORD