申请/专利权人：上海兆芯集成电路股份有限公司

申请日：2020-05-18

公开（公告）日：2024-03-22

公开（公告）号：CN111541446B

主分类号：H03L7/087

分类号：H03L7/087;H03L7/081

优先权：

专利状态码：有效-授权

法律状态：2024.03.22#授权;2023.08.01#著录事项变更;2020.09.08#实质审查的生效;2020.08.14#公开

摘要：本发明公开一种时钟同步电路，该时钟同步电路包括：一时钟相位调整器、一时钟采样器，及一控制器。该时钟相位调整器接收一第一时钟，并且依据一第一控制信号，调整该第一时钟的相位，用以输出一第二时钟，使得该第二时钟的相位实质相等于该第一时钟的相位；以及依据一第二控制信号输出一第三时钟，并且该第三时钟的相位响应于该第二控制信号的电压大小。该时钟采样器依据该第一时钟与该第二时钟的相位先后输出一指示信号。该控制器接收该指示信号，并且依据该指示信号对应地输出该第一控制信号给该时钟相位调整器。

主权项：1.一种时钟同步电路，包括：时钟相位调整器，接收第一时钟，并且依据第一控制信号，调整该第一时钟的相位，用以输出第二时钟，使得该第二时钟的相位等于该第一时钟的相位；以及依据第二控制信号输出第三时钟，其中，该第三时钟的相位响应于该第二控制信号的电压大小；时钟采样器，依据该第一时钟与该第二时钟的相位先后输出指示信号；以及控制器，接收该指示信号，并且依据该指示信号输出该第一控制信号和该第二控制信号给该时钟相位调整器，所述时钟相位调整器依据所述第一控制信号或所述第二控制信号，将所述第一时钟的一周期依据不同相位划分为不同相位分点，从而输出不同相位的第二时钟或第三时钟，当该第一时钟的相位先于该第二时钟的相位，则该指示信号为逻辑低电平；当该第二时钟的相位先于该第一时钟的相位，则该指示信号为逻辑高电平，其中，当该指示信号由逻辑低电平变为逻辑高电平，该控制器对应地输出该第一控制信号给该时钟相位调整器，使得该时钟相位调整器将该第二时钟的相位与该第一时钟的相位进行同步。

全文数据：

权利要求：

百度查询： 上海兆芯集成电路股份有限公司 时钟同步电路

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