申请/专利权人：悦芯科技股份有限公司

申请日：2023-03-03

公开（公告）日：2024-03-29

公开（公告）号：CN116343889B

主分类号：G11C29/18

分类号：G11C29/18;G11C29/54;G06F3/06;G06F12/121

优先权：

专利状态码：有效-授权

法律状态：2024.03.29#授权;2023.07.25#实质审查的生效;2023.07.25#著录事项变更;2023.07.25#著录事项变更;2023.06.27#公开

摘要：本发明公开了一种存储芯片置乱测试方法、装置、设备及存储介质，涉及存储芯片测试技术领域。所述方法是在获取用于对目标存储芯片进行置乱测试的原始置乱方案后，先针对各根地址输出管脚，根据在置乱真值表中的对应比特值与所有输入地址的对应关系，得到对应的规范布尔表达式，以及得到包含有在所述置乱真值表中的所有输入地址和所述各根地址输出管脚的规范布尔表达式的新置乱方案，并将新置乱方案存储在芯片侧，以便后续进行方案读取并应用，如此可用简洁的规范布尔表达式来代表部分置乱数据，进而可有效降低存储器芯片对所需真值表存储空间的大小需求，并可以应对所有地址置乱情况，支持更多测试IO引脚具备置乱功能，满足存储芯片测试需求。

主权项：1.一种存储芯片置乱测试方法，其特征在于，包括：获取用于对目标存储芯片进行置乱测试的原始置乱方案，其中，所述原始置乱方案包含有针对在所述目标存储芯片中需要置乱测试的所有地址输入管脚和所有地址输出管脚预设的置乱真值表，所述置乱真值表记录有用于对所述目标存储芯片进行置乱测试的多对在所述所有地址输入管脚上的输入地址和在所述所有地址输出管脚上的输出地址；针对在所述所有地址输出管脚中的各根地址输出管脚，根据在所述置乱真值表中的对应比特值与所有所述输入地址的对应关系，确定出对应管脚与在所述所有地址输入管脚中的至少一根地址输入管脚的直连关系或基础逻辑门关系，并根据所述直连关系或所述基础逻辑门关系得到对应的规范布尔表达式，其中，所述基础逻辑门关系包含有逻辑与门关系、逻辑或门关系和逻辑非门关系中任意一种或它们的任意组合；对所述原始置乱方案进行压缩转换处理，得到新置乱方案，其中，所述新置乱方案包含有在所述置乱真值表中的所有所述输入地址和所述各根地址输出管脚的规范布尔表达式；将所述新置乱方案存储在所述目标存储芯片的内部存储空间中；在对所述目标存储芯片进行置乱测试时，从所述内部存储空间中读取所述新置乱方案，并根据所述新置乱方案还原得到所述原始置乱方案；应用所述原始置乱方案对所述目标存储芯片进行置乱测试。

全文数据：

权利要求：

百度查询： 悦芯科技股份有限公司 一种存储芯片置乱测试方法、装置、设备及存储介质

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