申请/专利权人：株式会社日立高新技术

申请日：2019-09-13

公开（公告）日：2024-04-02

公开（公告）号：CN113348536B

主分类号：H01L21/336

分类号：H01L21/336;H01L21/8234;H01L27/088;H01L29/78

优先权：

专利状态码：有效-授权

法律状态：2024.04.02#授权;2021.09.21#实质审查的生效;2021.09.03#公开

摘要：本发明提供半导体装置的制造方法以及等离子体处理装置。在具有在与基板垂直的方向上层叠细线状或者片状的沟道的层叠沟道的GAA型FET或者纳米叉型FET这样的三维构造器件的制造工序中，在不使与具有不同的阈值电压的FET之间扩大的情况下分别制作功函数控制金属。因此，执行如下工序：第1工序S10，进行将掩模材料23开口的各向异性蚀刻，直到功函数控制金属膜22露出为止；第2工序S11，使保护膜26沉积；第3工序S12，保留沉积于在第1工序中开口的掩模材料的侧壁的保护膜地进行将保护膜去除的各向异性蚀刻；以及第4工序S13，进行将沟道间的掩模材料相对于保护膜以及功函数控制金属膜选择性地去除的各向同性蚀刻。

主权项：1.一种半导体装置的制造方法，所述半导体装置在栅极形成区域具有在与基板垂直的方向上层叠细线状或者片状的沟道的层叠沟道，所述半导体装置的制造方法的特征在于，所述半导体装置具有：第1构造体，包含沿着与所述基板垂直的方向配置的第1绝缘膜和通过所述第1绝缘膜绝缘分离的所述层叠沟道；以及第2构造体，包含沿着与所述基板垂直的方向配置的第2绝缘膜和通过所述第2绝缘膜绝缘分离的所述层叠沟道，所述半导体装置的制造方法具有如下工序：第1工序，在所述第1构造体以及所述第2构造体上形成栅极绝缘膜以及第1功函数控制金属膜，用掩模材料掩埋所述栅极形成区域；第2工序，通过在俯视时一端位于所述第1绝缘膜上且另一端位于所述第2绝缘膜上的图案，进行将所述掩模材料开口的各向异性蚀刻，直到覆盖所述第1绝缘膜的上端的所述第1功函数控制金属膜以及覆盖所述第2绝缘膜的上端的所述第1功函数控制金属膜露出为止；第3工序，在所述第2工序后，使保护膜沉积；第4工序，保留沉积于在所述第2工序中开口的所述掩模材料的侧壁的所述保护膜地进行将所述保护膜去除的各向异性蚀刻；以及第5工序，在所述第4工序后，进行将在俯视时位于所述图案内的所述掩模材料相对于所述保护膜以及所述第1功函数控制金属膜选择性地去除的各向同性蚀刻。

全文数据：

权利要求：

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