申请/专利权人：武汉科技大学

申请日：2022-11-11

公开（公告）日：2024-04-05

公开（公告）号：CN115766029B

主分类号：H04L9/32

分类号：H04L9/32;G06F21/72;G11C13/00;G11C19/28;G06F7/58;G11C11/406

优先权：

专利状态码：有效-授权

法律状态：2024.04.05#授权;2023.03.24#实质审查的生效;2023.03.07#公开

摘要：本发明公开了一种基于忆阻器的多功能PUF电路及其使用方法。其技术方案是：本发明在现有基于忆阻器的仲裁器PUF电路基础上增加移位寄存器电路101和模式控制电路105便具有PUF和TRNG两种功能。当作为PUF使用时，具有良好的性能指标；当作为TRNG使用时，能够将输出结果反馈回来作为激励信号施加在延迟电路104的端子上，并能根据激励信号随机增大或减小每个延迟单元609中第1忆阻器701和第2忆阻器704的阻值，从而产生随机变化的输出信号。本发明具有结构简单、成本低的特点，作为PUF功能使用时具有良好的性能指标，作为TRNG功能使用时能够持续的产生真随机数。

主权项：1.一种基于忆阻器的多功能PUF电路，其特征在于所述基于忆阻器的多功能PUF电路中：为叙述简便起见，所述基于忆阻器的多功能PUF电路简称为“多功能PUF电路”；所述多功能PUF电路中：i为1与N之间的任一自然数，N为大于等于3的自然数：所述基于忆阻器的多功能PUF电路由移位寄存器电路101、复位电路102、仲裁器电路103、延迟电路104和模式控制电路105组成；移位寄存器电路101的端子AR与仲裁器电路103的端子VOUT连接，移位寄存器电路101的端子ACLK2与延迟电路104的端子ACLK1连接，移位寄存器电路101的端子AR11、……、AR1i、……、AR1N与模式控制电路105的端子AR21、……、AR2i、……、AR2N对应连接；复位电路102的端子ARST2与延迟电路104的端子ARST1连接，复位电路102的端子ARS1与仲裁器电路103的端子AD4和延迟电路104的端子AD2分别连接，复位电路102的端子ARS2与仲裁器电路103的端子ADCLK4和延迟电路104的端子ADCLK2分别连接；仲裁器电路103的端子AD3与延迟电路104的端子AD1连接，仲裁器电路103的端子ADCLK3与延迟电路104的端子ADCLK1连接，仲裁器电路103的端子AC41与模式控制电路105的端子AC2i和延迟电路104的端子AC3i分别连接，仲裁器电路103的端子AMD3与模式控制电路105的端子AMD1、延迟电路104的端子AMD2分别连接，仲裁器电路103的端子AGND2与延迟电路104的端子AGND1连接；延迟电路104的端子AC31、……、AC3i、……、AC3N与模式控制电路105的端子AC21、……、AC2i、……、AC2N对应连接；多功能PUF电路的输入端子VCLK、VRST、VVDD、VMODE、GND、VPUF、VTRNG、VRT、VCTRL与移位寄存器电路101的端子ACLK2、复位电路102的端子ARST2、复位电路102的端子AVDD、仲裁器电路103的端子AMD3、仲裁器电路103的端子AGND2、延迟电路104的端子APUF、延迟电路104的端子ATRNG、延迟电路104的端子ART、延迟电路104的端子ACTRL对应连接；多功能PUF电路的输入端子VC1、……、VCi、……、VCN与模式控制电路105的端子AC11、……、AC1i、……、AC1N对应连接；多功能PUF电路的输出端子VOUT与仲裁器电路103的端子AOUT连接；所述移位寄存器电路101由N个D触发器201组成，第1D触发器201的端子D与移位寄存器电路101的端子AR连接；第1D触发器201的端子Q与端子AR11连接、……、第iD触发器201的端子Q与端子AR1i连接、……、第ND触发器201的端子Q与端子AR1N连接；第1D触发器201的端子Q与第2D触发器201的端子D连接、……、第i-1D触发器201的端子Q与第iD触发器201的端子D连接、……、第N-1D触发器201的端子Q与第ND触发器201的端子D连接；第1D触发器201的端子CLK、……、第iD触发器201的端子CLK、……、第ND触发器201的端子CLK与移位寄存器电路101端子ACLK2分别连接；所述复位电路102由第1复位电路NMOS管301和第2复位电路NMOS管302组成，第1复位电路NMOS管301的栅极和第2复位电路NMOS管302的栅极与复位电路102的端子ARST2分别连接，第1复位电路NMOS管301的漏极和第2复位电路NMOS管302的漏极与复位电路102的端子AVDD分别连接，第1复位电路NMOS管301的源级与复位电路102的端子ARS2连接，第2复位电路NMOS管302的源级与复位电路102的端子ARS1连接；所述仲裁器电路103由第1仲裁器电路D触发器401、第1仲裁器电路选通器402、第2仲裁器电路选通器403、分路器404、第2仲裁器电路D触发器405组成；第1仲裁器电路D触发器401的端子Q与第1仲裁器电路选通器402的端子1_CHAN连接，第1仲裁器电路选通器402的端子0_CHAN与分路器404的端子0_CHAN连接，第1仲裁器电路选通器402的端子OUT与第2仲裁器电路选通器403的端子0_CHAN连接，第2仲裁器电路选通器403的端子SEL与分路器404的端子SEL连接，第2仲裁器电路选通器403的端子1_CHAN与分路器404的端子1_CHAN连接，分路器404的端子IN与第2仲裁器电路D触发器405的端子Q连接；第1仲裁器电路D触发器401的端子D、端子CLK与仲裁器电路103的端子AD3、ADCLK3对应连接，第2仲裁器电路D触发器405的端子D、端子CLK与仲裁器电路103的端子AD4、ADCLK4对应连接，第1仲裁器电路选通器402的端子SEL与仲裁器电路103的端子AC41连接，第2仲裁器电路选通器403的端子SEL、分路器404的端子SEL分别与仲裁器电路103的端子AMD3连接；第2仲裁器电路选通器403的端子OUT与仲裁器电路103的端子AOUT连接；分路器404由第1分路器选通器501和第2分路器选通器502组成；第1分路器选通器501的端子1_CHAN与第2分路器选通器502的端子0_CHAN连接，第1分路器选通器501的端子0_CHAN与第2分路器选通器502的端子1_CHAN连接，第1分路器选通器501的端子SEL与第2分路器选通器502端子SEL连接；第1分路器选通器501的端子1_CHAN、端子SEL、端子0_CHAN、端子OUT与分路器404的端子IN、端子SEL、端子AGND3、端子1_CHAN对应连接，第2分路器选通器502的端子OUT与分路器404的端子0_CHAN连接；所述延迟电路104由第1选通器601、第1延迟电路分路器602、第2延迟电路分路器603、第1NMOS管604、第2NMOS管605、第3NMOS管606、第4NMOS管607、第5NMOS管608、N个延迟单元609、第6NMOS管610、第7NMOS管611、第8NMOS管612、第9NMOS管613、第2选通器614、第10NMOS管615、第3选通器616、第4选通器617、第5选通器618组成；第1延迟电路分路器602和第2延迟电路分路器603与仲裁器电路103中的分路器404相同；第1选通器601的端子SEL与第1延迟电路分路器602的端子SEL连接，第1选通器601的端子OUT与第1延迟电路分路器602的端子IN连接，第1延迟电路分路器602的端子0_CHAN与第2延迟电路分路器603的端子IN连接，第1延迟电路分路器602的端子1_CHAN与第1NMOS管604的栅极、第1NMOS管604的漏极、第2NMOS管605的栅极、第2NMOS管605的漏极分别连接，第1延迟电路分路器602的端子AGND3与第2延迟电路分路器603的端子AGND3、第5NMOS管608的源级、第6NMOS管610的源级、第9NMOS管613的源级、第10NMOS管615的源级、第2选通器614的端子1_CHAN、第4选通器617的端子0_CHAN、第5选通器618的端子1_CHAN分别连接；第2延迟电路分路器603的端子SEL与第i延迟单元609的端子VC1i、第2选通器614的端子SEL、第4选通器617的端子SEL分别连接，第2延迟电路分路器603的端子1_CHAN与第7NMOS管611的栅极、第7NMOS管611的漏极、第8NMOS管612的栅极、第8NMOS管612的漏极分别连接，第2延迟电路分路器603的端子0_CHAN与第3NMOS管606的栅极、第3NMOS管606的漏极、第4NMOS管607的栅极、第4NMOS管607的漏极分别连接，第1NMOS管604的源级与第3NMOS管606的源级、第5NMOS管608的漏极、第1延迟单元609的端子VRDLY1分别连接，第2NMOS管605的源级与第4NMOS管607的源级、第10NMOS管615的漏极、第1延迟单元609的端子VRDLY2分别连接，第7NMOS管611的源级与第6NMOS管610的漏极、第N延迟单元609的端子VODLY1分别连接，第8NMOS管612的源级与第9NMOS管613的漏极、第N延迟单元609的端子VODLY2分别连接，第5NMOS管608的栅极与第10NMOS管615的栅极、第3选通器616的端子OUT分别连接，第1延迟单元609的端子VODLY1、端子VODLY2与第2延迟单元609的端子VRDLY1、端子VRDLY2对应连接、……、第i-1延迟单元609的端子VODLY1、端子VODLY2与第i延迟单元609的端子VRDLY1、端子VRDLY2对应连接、……、第N-1延迟单元609的端子VODLY1、端子VODLY2与第N延迟单元609的端子VRDLY1、端子VRDLY2对应连接，第6NMOS管610的栅极与第9NMOS管613的栅极、第2选通器614的端子OUT分别连接，第2选通器614的端子0_CHAN与第4选通器617的端子1_CHAN、第5选通器618的端子OUT分别连接，第3选通器616的端子0_CHAN与第4选通器617的端子OUT连接；延迟电路104的端子ATRNG、APUF、AD1、ADCLK1、ACTRL、ACLK1、AGND1、ART、ARST1、AD2、ADCLK2与第1选通器601的端子0_CHAN、第1选通器601的端子1_CHAN、第1延迟单元609的端子VRDLY1、第1延迟单元609的端子VRDLY2、第5选通器618的端子SEL、第5选通器618的端子0_CHAN、第5选通器618的端子1_CHAN、第3选通器616的端子1_CHAN、第3选通器616的端子SEL、第N延迟单元609的端子VODLY1、第N延迟单元609的端子VODLY2对应连接；延迟电路104的端子AC31、……、延迟电路104的端子AC3i、……、延迟电路104的端子AC3N与第1延迟单元609的端子VC11、……、第i延迟单元609的端子VC1i、……、第N延迟单元609的端子VC1N对应连接；延迟单元609由第1忆阻器701、第1延迟单元选通器702、第2延迟单元选通器703、第2忆阻器704组成；第1忆阻器701的端子AM1与第1延迟单元选通器702的端子0_CHAN、第2延迟单元选通器703的端子1_CHAN分别连接，第2忆阻器704的端子AM1与第1延迟单元选通器702的端子1_CHAN、第2延迟单元选通器703的端子0_CHAN分别连接，第1延迟单元选通器702的端子SEL与第2延迟单元选通器703的端子SEL连接；延迟单元609的端子VRDLY1、端子VRDLY2、端子VC1i、端子VODLY1、端子VODLY2与第1忆阻器701的端子AM0、第2忆阻器704的端子AM0、第1延迟单元选通器702的端子SEL、第1延迟单元选通器702的端子OUT、第2延迟单元选通器703的端子OUT对应连接；模式控制电路105由N个模式控制电路选通器801组成；第1模式控制电路选通器801的端子SEL、……、第i模式控制电路选通器801的端子SEL、……、第N模式控制电路选通器801的端子SEL分别与模式控制电路105的端子AMD1连接；模式控制电路105的端子AC11、端子AR21、端子AC21与第1模式控制电路选通器801的端子1_CHAN、端子0_CHAN、端子OUT对应连接，……，模式控制电路105的端子AC1i、端子AR2i、端子AC2i与第i模式控制电路选通器801的端子1_CHAN、端子0_CHAN、端子OUT对应连接，……，模式控制电路105的端子AC1N、端子AR2N、端子AC2N与第N模式控制电路选通器801的端子1_CHAN、端子0_CHAN、端子OUT对应连接；所述延迟电路104中每个延迟单元609各自的第1忆阻器701和第2忆阻器704的初始状态均为高阻态。

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百度查询： 武汉科技大学 一种基于忆阻器的多功能PUF电路及其使用方法

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