申请/专利权人：赛普拉斯半导体公司

申请日：2020-11-24

公开（公告）日：2024-04-05

公开（公告）号：CN116129957B

主分类号：G11C11/40

分类号：G11C11/40;H10B43/30;H10B41/30;G06N3/065;G06F7/52

优先权：["20191126 US 62/940,547","20200324 US 16/827,924"]

专利状态码：有效-授权

法律状态：2024.04.05#授权;2023.06.30#实质审查的生效;2023.05.16#公开

摘要：公开了一种半导体装置、半导体推理装置和操作MAC装置的方法。半导体装置包括：非易失性存储器阵列，其包括被配置成存储对应于N个阈值电压水平和N个漏极电流ID水平的N个模拟值之一的基于电荷俘获的多级晶体管；写入电路，其被配置成执行写入处理，包括对多级晶体管中至少之一进行针对ID水平降低的部分编程操作和针对ID水平升高的部分擦除操作；和读取电路，其被配置成在部分编程操作之后执行第一验证读取，以确定降低的ID水平与目标ID均值的比较结果，并且在部分擦除操作之后执行第二验证读取，以确定升高的ID水平与目标ID均值的比较结果，在多级存储器晶体管中至少之一的ID水平落入目标ID范围内的情况下确定完成对目标值的写入处理。

主权项：1.一种半导体装置，包括：非易失性存储器阵列，所述非易失性存储器阵列包括以行和列布置的、基于电荷俘获的多级晶体管，其中，所述多级晶体管被配置成存储对应于N个阈值电压水平和N个漏极电流水平的N个模拟值之一，其中N是大于2的自然数，以及其中，所述多级晶体管中至少之一被选择用于对目标值的写入处理，其中，所述目标值是对应于目标漏极电流范围的N个模拟值之一，所述目标漏极电流范围从目标漏极电流下限延伸至目标漏极电流上限；写入电路，其被配置成执行所述写入处理，所述写入处理包括对所述多级晶体管中至少之一进行的、针对漏极电流水平降低的部分编程操作和对所述多级晶体管中至少之一进行的、针对漏极电流水平升高的部分擦除操作，其中，所述部分编程操作使目标非易失性存储器单元的阈值电压与漏极电流之比靠近被编程的阈值电压与漏极电流之比，并且所述部分擦除操作使所述目标非易失性存储器单元的阈值电压与漏极电流之比靠近被擦除的阈值电压与漏极电流之比；以及读取电路，其被配置成在所述部分编程操作之后执行第一验证读取，以确定降低的漏极电流水平与目标漏极电流均值的比较结果，所述读取电路还被配置成在所述部分擦除操作之后执行第二验证读取，以确定升高的漏极电流水平与所述目标漏极电流均值的比较结果，以及其中，在所述多级晶体管中至少之一的漏极电流水平落入所述目标漏极电流范围内的情况下，确定完成对所述目标值的写入处理。

全文数据：

权利要求：

百度查询： 赛普拉斯半导体公司 半导体装置、半导体推理装置和操作MAC装置的方法

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