申请/专利权人：三星显示有限公司

申请日：2018-06-13

公开（公告）日：2024-04-16

公开（公告）号：CN109087920B

主分类号：H01L27/12

分类号：H01L27/12;H01L21/28;H01L29/423;H10K59/12

优先权：["20170613 KR 10-2017-0073904"]

专利状态码：有效-授权

法律状态：2024.04.16#授权;2020.05.12#实质审查的生效;2018.12.25#公开

摘要：提供了一种薄膜晶体管TFT阵列基底、包括其的显示装置及制造其的方法。该TFT阵列基底包括基础基底、设置在基础基底上的半导体层、设置在半导体层上的绝缘层以及设置在绝缘层上的栅电极。绝缘层的在基础基底的平面图中与半导体层叠置的部分的顶表面同栅电极的顶表面被设置在同一水平上。

主权项：1.一种薄膜晶体管阵列基底，所述薄膜晶体管阵列基底包括：基础基底；半导体层，设置在所述基础基底上；第一绝缘层，设置在所述半导体层上，以完全覆盖所述半导体层；以及栅电极，设置在所述第一绝缘层上，并且包括彼此分隔开的第一栅电极和第二栅电极，且所述半导体层置于所述第一栅电极与所述第二栅电极之间；第二绝缘层，设置在所述栅电极上；控制电极、第一源漏电极和第二源漏电极，设置在所述第二绝缘层上，其中，所述第一绝缘层的在垂直于所述基础基底的顶表面的方向上与所述半导体层叠置的部分的顶表面同所述栅电极的顶表面被设置在同一水平上，其中，所述控制电极连接到所述第一栅电极和所述第二栅电极，其中，所述控制电极、所述第一源漏电极和所述第二源漏电极设置在同一平面上，并且其中，所述第一源漏电极连接到所述半导体层的第一源漏区，并且所述第二源漏电极连接到所述半导体层的第二源漏区。

全文数据：TFT阵列基底、包括其的显示装置及其制造方法本申请要求于2017年6月13日提交到韩国知识产权局的第10-2017-0073904号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。技术领域本公开涉及一种薄膜晶体管TFT阵列基底、包括该薄膜晶体管阵列基底的显示装置以及制造该薄膜晶体管阵列基底的方法。背景技术诸如液晶显示LCD装置或有机发光二极管OLED显示装置的显示装置可以包括在基底上制造的薄膜晶体管TFT、电容器和各种布线的精细图案，显示装置可以根据TFT、电容器和布线之间的连接来操作。在近几年中，对于高分辨率显示装置的需求增加已引起对上述TFT、电容器和布线的有效的空间布置和有效的连接结构的需求增加。因此，为了实现高分辨率显示装置，需要减小包括在显示装置中的TFT、电容器和布线的尺寸和或增加包括在显示装置中的TFT、电容器和布线的数量。对于LCD装置，LCD装置可以包括像素电极、布置为面对像素电极的共电极、置于像素电极与共电极之间的包括多个液晶分子的液晶层以及向液晶层提供光的背光单元。LCD装置可以通过利用在像素电极与共电极之间产生的电场改变液晶层的液晶分子的取向并因此利用液晶分子的改变的取向控制由背光单元提供的光的透射率来显示图像。对于OLED显示装置，OLED显示装置可以包括有机发光元件，有机发光元件包括空穴注入电极、电子注入电极和形成在空穴注入电极与电子注入电极之间的有机发光层。从空穴注入电极注入的空穴与从电子注入电极注入的电子在有机发光层中结合在一起，从而产生激子。响应于激子从激发态降至基态，光被产生，并且因此，显示图像。在通过利用曝光设备进行图案化来在平面上形成TFT、电容器和布线方面存在限制。越接近曝光设备的分辨率极限曝光设备可形成图案的最大分辨率，越难均匀地形成TFT、电容器和布线的图案。具体地，随着显示装置的TFT变得越小，形成在相应TFT中的沟道的宽度变得越不规则，即，沟道宽度的变化增大。因此，电特性从一个TFT到另一个TFT会不期望地不同。因此，在使TFT的尺寸最小化方面存在限制。发明内容本公开的示例性实施例提供一种具有增强的沟道宽度分布的薄膜晶体管TFT阵列基底。本公开的示例性实施例也提供一种包括具有增强的沟道宽度分布的TFT阵列基底的显示装置。本公开的示例性实施例也提供一种制造具有增强的沟道宽度分布的TFT阵列基底的方法。根据本公开的示例性实施例，提供了一种TFT阵列基底。该TFT阵列基底包括：基础基底；半导体层，设置在基础基底上；绝缘层，设置在半导体层上；以及栅电极，设置在绝缘层上，其中，绝缘层的在基础基底的平面图中与半导体层叠置的部分的顶表面和栅电极的顶表面被设置在同一水平上。根据本公开的示例性实施例，提供了一种显示装置。该显示装置包括：基底；以及多个像素，在基底上布置为阵列，并且包括至少一个TFT，其中，TFT包括设置在基底上的半导体层、设置在半导体层上的绝缘层和设置在绝缘层上的栅电极，并且绝缘层的与半导体层叠置的部分的顶表面和栅电极的顶表面被设置在同一水平上。根据本公开的示例性实施例，提供了一种制造TFT阵列基底的方法。该方法包括下述步骤：在基础基底上形成半导体层；在半导体层上形成绝缘层；在绝缘层上形成栅电极；以及在绝缘层上形成源电极和漏电极，其中，所述形成栅电极的步骤包括：在绝缘层上沉积栅电极材料层；通过使栅电极材料层图案化来形成栅电极图案层；以及通过化学机械抛光CMP来对栅电极图案层进行抛光。根据本公开的示例性实施例，提供了一种TFT阵列基底。该TFT阵列基底包括：基础基底；半导体层，设置在基础基底上；绝缘层，设置在半导体层上；以及栅电极，设置在绝缘层上，其中，在基础基底的平面图中，栅电极和半导体层不被设置为彼此叠置，栅电极被设置为与半导体层相邻并且在与基础基底的顶表面平行的方向上与半导体层叠置。附图说明通过参照附图详细地描述本公开的示例性实施例，本公开的以上和其它特征将变得更明显，在附图中：图1是根据本公开的示例性实施例的显示装置的框图；图2是根据本公开的示例性实施例的像素的等效电路图；图3是根据本公开的示例性实施例的像素的等效电路图；图4是根据本公开的示例性实施例的薄膜晶体管TFT阵列基底的布局图；图5是沿图4的线I-I'截取的剖视图；图6是沿图4的线II-II'截取的剖视图；图7是根据图4的示例性实施例的TFT阵列基底的透视图；图8是图5的区域A的放大剖视图；图9是图5的区域B的放大剖视图；图10是根据图4至图9的示例性实施例的TFT的等效电路图；图11是示出根据图4至图9的示例性实施例的TFT的电压-电流特性的曲线图；图12至图15是示出制造根据图5的示例性实施例的TFT阵列基底的方法的剖视图；图16是根据本公开的示例性实施例的TFT阵列基底的沿图4的线I-I'截取的剖视图；图17是根据图16的示例性实施例的TFT阵列基底的沿图4的线II-II'截取的剖视图；图18是根据本公开的示例性实施例的TFT阵列基底的沿图4的线I-I'截取的剖视图；图19是根据图18的示例性实施例的TFT阵列基底的沿图4的线II-II'截取的剖视图；图20是根据本公开的示例性实施例的TFT阵列基底的沿图4的线I-I'截取的剖视图；图21是根据图20的示例性实施例的TFT阵列基底的沿图4的线II-II'截取的剖视图；图22是根据本公开的示例性实施例的TFT阵列基底的布局图；图23是沿图22的线III-III'截取的剖视图；图24是沿图22的线IV-IV'截取的剖视图；图25是根据本公开的示例性实施例的TFT阵列基底的布局图；图26是沿图25的线V-V'截取的剖视图；图27是沿图25的线VI-VI'截取的剖视图；图28是根据图25至图27的示例性实施例的TFT的等效电路图；图29是根据本公开的示例性实施例的TFT阵列基底的布局图；图30是沿图29的线VII-VII'截取的剖视图；图31是沿图29的线VIII-VIII'截取的剖视图；图32是根据图29至图31的示例性实施例的TFT的等效电路图；图33是根据本公开的示例性实施例的TFT阵列基底的布局图；图34是根据本公开的示例性实施例的TFT阵列基底的布局图；图35是根据本公开的示例性实施例的TFT阵列基底的布局图；图36是沿图35的线IX-IX'截取的剖视图；图37是沿图35的线X-X'截取的剖视图；图38是根据图35至图37的示例性实施例的TFT的等效电路图；图39是根据本公开的示例性实施例的TFT阵列基底的布局图；图40是沿图39的线XI-XI'截取的剖视图；图41是沿图39的线XII-XII'截取的剖视图；图42是根据图39至图41的示例性实施例的TFT的等效电路图；图43是根据本公开的示例性实施例的TFT阵列基底的布局图；图44是沿图43的线XIII-XIII'截取的剖视图；图45是沿图43的线XIV-XIV'截取的剖视图；图46是根据图43至图45的示例性实施例的TFT的等效电路图；图47是根据本公开的示例性实施例的TFT阵列基底的布局图；图48是沿图47的线XV-XV'截取的剖视图；图49是沿图47的线XVI-XVI'截取的剖视图；图50是根据图47至图49的示例性实施例的TFT的等效电路图；图51是根据本公开的示例性实施例的TFT阵列基底的布局图；图52是沿图51的线XVII-XVII'截取的剖视图；图53是沿图51的线XVIII-XVIII'截取的剖视图；图54是沿图51的线XIX-XIX'截取的剖视图；图55是根据图51至图54的示例性实施例的TFT的等效电路图；图56是根据本公开的示例性实施例的TFT阵列基底的布局图；图57是沿图56的线XX-XX'截取的剖视图；以及图58是沿图56的线XXI-XXI'截取的剖视图。因为图1至图58中的附图意在用于说明的目的，所以附图中的元件不一定按比例绘制。例如，为了清楚的目的，可以使元件中的一些放大或夸大。具体实施方式现在将在下文中参照其中示出本公开的优选实施例的附图来更充分地描述本公开。然而，本公开可以以不同的形式来实施，并且不应被解释为受限于在此阐述的实施例。相反，提供这些实施例使得该公开将是彻底的和完整的，并且将向本领域技术人员充分地传达本公开的范围。贯穿说明书，相同的附图标记表示相同的组件。将理解的是，尽管这里可以使用术语第一、第二、第三等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用来将一个元件与另一元件区分开。因此，在不脱离本公开的教导的情况下，下面讨论的第一元件可以被命名为第二元件。这里使用的术语仅是为了描述具体实施例的目的而不意图进行限制。如这里使用的，除非上下文另外清楚地指出，否则单数形式“一个者”、“一种”和“所述该”也意图包括复数形式包括“至少一个种、者”。“或”意味着“和或”。如这里使用的，术语“和或”包括一个或更多个相关所列项的任何组合和全部组合。还将理解的是，当在本说明书中使用术语“包括”或“包含”时，说明存在所陈述的特征、区域、整体、步骤、操作、元件、组件和或它们的组，但是不排除存在或附加一个或更多个其它特征、区域、整体、步骤、操作、元件、组件和或它们的组。出于易于描述的目的，可以在这里使用诸如“在……之下”、“在……下方”、“下”、“在……上方”和“上”等的空间相对术语来描述如图中所示的一个元件或特征与另外元件或特征的关系。将理解的是，空间相对术语意图包含除了在图中描绘的方位之外的装置在使用中或操作中的不同方位。例如，如果图中的装置被翻转，那么被描述为“在”其它元件或特征“下方”的元件将随后将被定位为“在”所述其它元件或特征“上方”。因此，示例性术语“在……下方”可以包含上方和下方两种方位。装置可以被另外定位例如，旋转90度或在其它方位处，并且相应地解释在这里使用的空间相对描述语。在下文中，将参照附图来描述本公开的实施例。图1是根据本公开的示例性实施例的显示装置的框图。参照图1，显示装置包括栅极驱动单元10、数据驱动单元20和显示单元30。栅极驱动单元10从时序控制单元接收扫描控制信号。扫描控制信号可以包括用于控制栅极驱动单元10的操作的垂直起始信号和用于确定信号的输出时序的至少一种时钟信号。栅极驱动单元10产生栅极信号G1至Gn，并且顺序地将栅极信号G1至Gn分别输出到栅极线GL1至GLn。数据驱动单元20从时序控制单元接收数据控制信号和图像数据。数据控制信号可以包括用于控制数据驱动单元20的操作的水平起始信号、用于指示将数据电压施加到数据线DL1至DLm的负载信号和用于使数据电压的极性相对于共电压反转的反转信号。数据驱动单元20将图像数据转换为数据信号D1至Dm，并且分别将数据信号D1至Dm输出到与栅极线GL1至GLn绝缘的数据线DL1至DLm。数据信号D1至Dm可以是与图像数据的灰度级对应的灰阶模拟电压。显示单元30包括栅极线GL1至GLn、数据线DL1至DLm和多个像素PX。数据线DL1至DLm和栅极线GL1至GLn可以被布置为彼此基本垂直地交叉。即，数据线DL1至DLm在与栅极线GL1至GLn的延伸方向垂直的方向上延伸。每个像素PX可以连接到栅极线GL1至GLn中的至少一条栅极线和数据线DL1至DLm中的至少一条数据线，并且因此可以接收栅极信号G1至Gn中的一个栅极信号和数据信号D1至Dm中的一个数据信号。根据图1的示例性实施例的显示装置的结构可以依据根据图1的示例性实施例的显示装置是有机发光二极管OLED显示装置还是液晶显示LCD装置来改变。在下文中将描述用于根据图1的示例性实施例的OLED显示装置和用于根据图1的示例性实施例的LCD装置的像素PX的结构。图2是根据本公开的示例性实施例的像素的等效电路图。图2示出了根据图1的示例性实施例的OLED显示装置的像素PX的结构。参照图2，OLED显示装置的像素PX包括开关晶体管Qso、驱动晶体管Qdo和驱动电容器Cdo。开关晶体管Qso包括连接到栅极线GLy的控制电极、连接到数据线DLx的输入电极以及输出电极。开关晶体管Qso响应于施加到栅极线GLy和开关晶体管Qso的控制电极的栅极信号Gy来输出施加到数据线DLx的数据信号Dx。驱动电容器Cdo包括连接到开关晶体管Qso的第一电极和接收第一电源电压ELVDD的第二电极。驱动电容器Cdo被充有与从开关晶体管Qso接收的数据信号Dx对应的电压。驱动晶体管Qdo包括连接到开关晶体管Qso的输出电极和驱动电容器Cdo的第一电极的控制电极、接收第一电源电压ELVDD的输入电极以及输出电极。驱动晶体管Qdo的输出电极连接到有机发光元件EL。驱动晶体管Qdo根据存储在其中的电压来控制有机发光元件EL中流动的电流。有机发光元件EL包括连接到驱动晶体管Qdo的输出电极并且接收第一电源电压ELVDD的阳极电极空穴注入电极和接收第二电源电压ELVSS的阴极电极电子注入电极。有机发光元件EL还包括设置在阳极电极与阴极电极之间的有机发光层。空穴和电子在有机发光层中结合以产生激子，激子从激发态降至基态以发射光。有机发光元件EL仅在驱动晶体管Qdo的“导通”时间段期间发射光。像素PX的等效电路的结构不受具体地限制，而是可以改变。例如，像素PX可以包括用于补偿驱动晶体管Qdo的阈值电压的多个晶体管。图3是根据本公开的示例性实施例的像素的等效电路图。图3示出了根据图1的示例性实施例的LCD装置的像素PX的结构。参照图3，LCD装置的像素PX包括开关晶体管Qsl、液晶电容器Clc和存储电容器Cst。开关晶体管Qsl包括连接到栅极线GLy的控制电极、连接到数据线DLx的输入电极和输出电极。开关晶体管Qsl响应于施加到栅极线GLy和开关晶体管Qsl的控制电极的栅极信号Gy来输出施加到数据线DLx的数据信号Dx。液晶电容器Clc包括连接到开关晶体管Qsl的第一电极和接收共电压Vcom的第二电极。液晶电容器Clc被充有与从开关晶体管Qsl接收的数据信号Dx对应的电压。液晶电容器Clc的第一电极可以对应于像素电极，液晶电容器Clc的第二电极可以对应于共电极。存储电容器Cst包括连接到开关晶体管Qsl的第一电极和接收存储电压Vst的第二电极。存储电容器Cst被充有与从开关晶体管Qsl接收的数据信号Dx对应的电压。自从开关晶体管Qsl从导通状态转换为截止状态，存储电容器Cst继续保持其第一电极的电压，直到开关晶体管Qsl转换回导通状态。存储电容器Cst的第一电极可以对应于像素电极。在根据图1的示例性实施例的显示装置是OLED显示装置的情况下，OLED显示装置包括其中具有图2中所示的结构的多个像素PX被布置为阵列的显示单元30。另一方面，在根据图1的示例性实施例的显示装置是LCD装置的情况下，LCD装置包括其中具有图3中所示的结构的多个像素PX被布置为阵列的显示单元30。图4是根据本公开的示例性实施例的TFT阵列基底的布局图。具体地，图4示出了包括在图1的显示单元的每个像素中的至少一个TFT的一部分的布局。图5是沿图4的线I-I'截取的剖视图，图6是沿图4的线II-II'截取的剖视图，图7是根据图4的示例性实施例的TFT阵列基底的透视图，图8是图5的区域A的放大剖视图，图9是图5的区域B的放大剖视图。参照图4至图9，TFT阵列基底100包括基础基底110、缓冲层120、半导体层130、第一绝缘层140、栅电极、第二绝缘层160、控制电极171、第一源漏电极172和第二源漏电极173。第一源漏电极172和第二源漏电极173、半导体层130以及栅电极可以形成TFT。TFT可以包括至少一个晶体管。栅电极可以包括第一栅电极151和第二栅电极152。因此，TFT可以对应于两个晶体管，并且一个晶体管包括第一栅电极151，另一个晶体管包括第二栅电极152。基础基底110是设置有TFT阵列的基底。基础基底110可以是绝缘基底，并且可以是透明基底或不透明基底。例如，基础基底110可以是例如玻璃基底、石英基底或树脂基底。在本公开的示例性实施例中，基础基底110可以在一个方向上弯曲。在本公开的示例性实施例中，基础基底110可以是柔性的。即，基础基底110可以是可卷曲的、可折叠的或可弯折的。基础基底110可以通过堆叠具有柔性的多个膜来形成。缓冲层120设置在基础基底110上，并且可以形成在基础基底110的整个表面上。缓冲层120可以由诸如以氮化硅SiNx或氧化硅SiO2为例的无机材料形成，并且可以形成在基础基底110与TFT之间。因此，缓冲层120可以防止来自基础基底110的污染物渗透到TFT中并对TFT造成损坏，并且因此可以防止TFT的驱动质量劣化。另外，缓冲层120可以用作热隔离层，并且因此可以在制造TFT阵列基底100期间允许半导体层130的晶体充分地生长。缓冲层120可以具有单层结构或多层结构。在本公开的示例性实施例中，缓冲层120可以是在每层中包括无机材料和或有机材料的多层，并且可以用作氧湿气阻挡件。第一方向dr1和第二方向dr2限定在基础基底110上，并且可以在设置有基础基底110的平面上彼此垂直交叉。第三方向dr3被限定为与第一方向dr1和第二方向dr2都垂直交叉的方向。半导体层130设置在缓冲层120上，并且在缓冲层120上形成为具有特定图案。例如，半导体层130可以形成为矩形形状，并且矩形形状可以形成为具有在一个方向即，第二方向dr2上延伸的长边。然而，半导体层130的形状不受具体地限制。半导体层130可以包括例如非晶硅、氧化物半导体和低温多晶硅LTPS中的至少一种。可以通过控制TFT来控制半导体层130的导电性。例如，半导体层130的导电性可以通过施加电场而动态改变，或者通过掺杂杂质而永久改变。半导体层130包括第一源漏区132、第二源漏区133和设置在第一源漏区132与第二源漏区133之间的沟道区131。第一源漏区132和第二源漏区133可以掺杂有高浓度的n型杂质例如，磷P或砷As或p型杂质例如，硼B或铝Al。在半导体层130由氧化物半导体材料形成的情况下，可以不执行对第一源漏区132和第二源漏区133掺杂杂质。第一绝缘层140设置在半导体层130上。第一绝缘层140可以将第一栅电极151和第二栅电极152与半导体层130物理地分离。换言之，第一绝缘层140可以用作栅极绝缘体。第一绝缘层140可以由绝缘材料诸如以氧化硅、氮化硅、氮氧化硅或具有比氧化硅的介电常数高的介电常数的高k介电材料为例形成。第一绝缘层140可以具有单层结构。可选地，第一绝缘层140可以具有多层结构，该多层结构包括具有不同物理性质的两个绝缘膜。至少一个栅电极可以设置在第一绝缘层140上。在图4至图9的示例性实施例中，两个栅电极即，第一栅电极151和第二栅电极152可以设置在第一绝缘层140上。第一栅电极151和第二栅电极152传输控制TFT的栅极信号。栅极信号由图1的栅极驱动单元10提供，并且可以具有可变的电平。TFT的导通或截止可以根据栅极信号的电平来控制。例如，第一栅电极151和第二栅电极152可以连接到同一控制电极即，控制电极171，并且因此可以由同一栅极信号来控制。因为第一栅电极151和第二栅电极152可以连接到同一控制电极，所以第一栅电极151和第二栅电极152可以被定义为栅电极的第一子栅电极和第二子栅电极。参照图4，在平面图中，第一栅电极151和第二栅电极152可以彼此分隔开，并且半导体层130置于第一栅电极151与第二栅电极152之间。第一栅电极151和第二栅电极152可以设置为在基础基底110的平面图中不与半导体层130叠置，即，在与基础基底110的表面垂直的方向上不与半导体层130叠置。例如，在形成第一栅电极151和第二栅电极152期间，用于形成第一栅电极151和第二栅电极152的栅极金属层可以与半导体层130叠置，但是一旦通过利用化学机械抛光CMP对栅极金属层进行连续抛光直到第一绝缘层140的与半导体层130叠置的顶表面被暴露来形成第一栅电极151和第二栅电极152，第一栅电极151和第二栅电极152然后就可以彼此分离开，并且可以不再与半导体层130叠置。即，第一绝缘层140的与半导体层130叠置的顶表面是第一绝缘层140的最高的顶表面。虽然第一栅电极151或第二栅电极152和半导体层130被设置为在基础基底110的平面图中彼此不叠置，但是第一栅电极151或第二栅电极152被设置为相邻于半导体层130，并且在与基础基底110的顶表面平行的方向上与半导体层130叠置。即，第一栅电极151或第二栅电极152被设置为靠近半导体层130且在与基础基底110的顶表面平行的方向上同半导体层130叠置，并且第一绝缘层140置于半导体层130与第一栅电极151或第二栅电极152之间。半导体层130可以根据TFT阵列基底100的结构布置而在与基础基底110的顶表面平行的方向上被第一栅电极151或第二栅电极152完全地或部分地叠置。这里，第一栅电极151的底部部分或第二栅电极152底部部分在与基础基底110的顶表面平行的方向上同半导体层130的顶部部分叠置。在导通电平栅极信号on-levelgatesignal被提供到第一栅电极151的情况下，第一沟道ch1形成在半导体层130的与沟道区131的相邻于第一栅电极151的部分对应的侧壁上。相似地，在导通电平栅极信号被提供到第二栅电极152的情况下，第二沟道ch2形成在半导体层130的与沟道区131的相邻于第二栅电极152的部分对应的侧壁上。因此，可以沿着半导体层130的侧壁来测量第一沟道ch1和第二沟道ch2的宽度。第一沟道ch1的宽度可以通过半导体层130的厚度h1、第一栅电极151的厚度h4以及第一栅电极151的侧壁与半导体层130的相应侧壁之间的对应程度来确定。相似地，第二沟道ch2的宽度可以通过半导体层130的厚度h1、第二栅电极152的厚度即，第一栅电极151的厚度h4以及第二栅电极152的侧壁与半导体层130的相应侧壁之间的对应程度来确定。栅电极即，第一栅电极151或第二栅电极152的侧壁与半导体层130的相应侧壁之间的对应程度表示栅电极的侧壁和半导体层130的相应侧壁在与基础基底110的顶表面平行的方向上叠置的程度。如果半导体层130的相应侧壁和第一栅电极151的侧壁或第二栅电极152的侧壁在与基础基底110的顶表面平行的方向上不叠置，则第一栅电极151的侧壁或第二栅电极152的侧壁和半导体层130的相应侧壁之间的对应程度可以表示第一栅电极151的底表面或第二栅电极152的底表面和半导体层130的顶表面在垂直于基础基底110的方向上彼此分隔开的程度。在这种情况下，第一栅电极151的底表面或第二栅电极152的底表面和半导体层130的顶表面会需要在垂直于基础基底110的方向上叠置，以增加沟道宽度。根据图4至图9的示例性实施例，第一沟道ch1和第二沟道ch2的宽度不是通过第一栅电极151和第二栅电极152的平面形状来确定的，而是通过第一栅电极151的厚度h4、第二栅电极152的厚度其与第一栅电极151的厚度h4相同和半导体层130的厚度h1来确定的。在根据图4至图9的示例性实施例在TFT阵列基底100上形成多个TFT的情况下，TFT可以形成为具有均匀的沟道宽度。另一方面，在半导体层130和至少一个栅电极在平面图中形成为叠置的情况下，TFT的沟道宽度可以由栅电极的平面形状来确定。因此，TFT的沟道宽度由使栅电极图案化的曝光设备的分辨率来确定。因此，TFT的最小沟道宽度和沟道宽度的分布由曝光设备的分辨率来确定。因此，不会超越可用的曝光设备的分辨率极限来获得精细的沟道宽度和均匀的沟道宽度分布。根据图4至图9的示例性实施例，可以在不受曝光设备的分辨率的影响的情况下来确定TFT的最小沟道宽度和沟道宽度的分布。半导体层130、第一栅电极151、第二栅电极152和第一绝缘层140的厚度可以被控制到比在利用曝光设备在平面上形成图案的情况下的水平精细的水平。因此，包括在TFT阵列基底100中的TFT可以被控制为不仅具有精细的沟道宽度，而且具有均匀的沟道宽度分布。根据图4至图9的示例性实施例，栅电极层和或第一绝缘层140可以通过CMP工艺同时抛光。因此，第一栅电极151的顶表面、第二栅电极152的顶表面和第一绝缘层140的与半导体层130叠置的顶表面全部可以设置在同一水平上，换言之，可以是共面的。因为栅电极材料没有残留在第一绝缘层140的与半导体层130叠置的部分的顶部上并且继续CMP工艺直到使第一绝缘层140的顶表面暴露，所以第一绝缘层140的顶表面也可以在CMP工艺期间被部分地抛光。另一方面，因为第一绝缘层140的被第一栅电极151和第二栅电极152叠置的部分仍被第一栅电极151和第二栅电极152覆盖并且因此未被暴露，所以第一绝缘层140的被第一栅电极151和第二栅电极152叠置的部分不受CMP工艺的影响。因此，第一绝缘层140的在平面图中被第一栅电极151和第二栅电极152叠置的部分的厚度h2可以大于第一绝缘层140的与半导体层130叠置的部分的厚度h3。如上所述，因为栅电极材料没有残留在第一绝缘层140的与半导体层130叠置的部分的顶部上并且继续CMP工艺直到使第一绝缘层140的顶表面暴露，所以第一绝缘层140的顶表面可以通过CMP工艺被部分地抛光。因此，第一绝缘层140的与半导体层130叠置的部分的顶表面可以具有如图8中所示的抛光表面特征。另一方面，因为第一绝缘层140的被第一栅电极151和第二栅电极152叠置的部分被第一栅电极151和第二栅电极152覆盖并且因此未被暴露，所以第一绝缘层140的被第一栅电极151和第二栅电极152叠置的部分的顶表面如图9中所示具有与最初沉积的表面特征相同的表面特征。通常，由于抛光工艺的性质，层的表面在最初沉积时比在被抛光和被平坦化时粗糙。因此，如通过图8和图9明显的，第一绝缘层140的被第一栅电极151和第二栅电极152叠置的部分的顶表面比第一绝缘层140的与半导体层130叠置的部分的顶表面粗糙。因为第一栅电极151和第二栅电极152的顶表面以及第一绝缘层140的与半导体层130叠置的部分的顶表面全部通过抛光形成，所以第一栅电极151和第二栅电极152的顶表面以及第一绝缘层140的与半导体层130叠置的部分的顶表面可以具有相同的粗糙度。然而，虽然粗糙度可以大致相同，但是由于第一绝缘层140以及第一栅电极151和第二栅电极152由不同的材料形成并且可以对CMP工艺进行不同地响应，所以会在第一栅电极151和第二栅电极152的顶表面与第一绝缘层140的同半导体层130叠置的部分的顶表面之间存在粗糙度特性方面的微小差异。第一栅电极151和第二栅电极152可以由相同的材料形成。例如，第一栅电极151和第二栅电极152可以使用从例如铝Al、铂Pt、钯Pd、银Ag、镁Mg、金Au、镍Ni、钕Nd、铱Ir、铬Cr、锂Li、钙Ca、钼Mo、钛Ti、钨W、铜Cu和它们的合金之中选择的至少一种金属来形成为单层或多层。第二绝缘层160设置在第一栅电极151和第二栅电极152上。第二绝缘层160可以由诸如以氮化硅或氧化硅为例的绝缘材料形成。第二绝缘层160也可以由有机材料形成，第二绝缘层160的顶部可以被平坦化。第二绝缘层160可以具有单层结构。可选地，第二绝缘层160可以具有包括两个绝缘膜的多层结构，所述两个绝缘膜具有不同的物理性质。控制电极171、第一源漏电极172和第二源漏电极173设置在第二绝缘层160上。控制电极171可以经由穿过第二绝缘层160的第一接触孔CNT1连接到第一栅电极151，并且可以经由穿过第二绝缘层160的第二接触孔CNT2连接到第二栅电极152。控制电极171可以将信号提供给第一栅电极151和第二栅电极152。提供给第一栅电极151和第二栅电极152的信号可以是图1的栅极信号G1至Gn。第一源漏电极172可以经由穿过第一绝缘层140和第二绝缘层160的第三接触孔CNT3连接到第一源漏区132。第二源漏电极173可以经由穿过第一绝缘层140和第二绝缘层160的第四接触孔CNT4连接到第二源漏区133。第一源漏电极172可以向第一源漏区132提供信号，或者从第一源漏区132接收信号。第二源漏电极173可以向第二源漏区133提供信号，或者从第二源漏区133接收信号。在示例性实施例中，栅电极可以包括两个或更多个子栅电极且全部子栅电极连接到同一控制电极，并且因此可以通过同一栅极信号来控制。例如，第一栅电极151和第二栅电极152可以是栅电极的第一子栅电极和第二子栅电极，第一子栅电极可以设置为与半导体层130的一侧相邻，第二子栅电极可以设置为与半导体层130的另一侧相邻，其中，第一源漏电极172和第二源漏电极173之间的电连接可以通过第一子栅电极和第二子栅电极两者来控制。控制电极171、第一源漏电极172和第二源漏电极173可以使用从例如Al、Pt、Pd、Ag、Mg、Au、Ni、Nd、Ir、Cr、Li、Ca、Mo、Ti、W、Cu和它们的合金之中选择的至少一种金属来形成为单层或多层。控制电极171、第一源漏电极172和第二源漏电极173可以设置在同一平面上，但是本公开不限于此。例如，在控制电极171和第一源漏电极172需要设计为彼此交叉的情况下，另外设置绝缘层，使得控制电极171和第一源漏电极172可布置在不同层上。在下文中将描述根据图4至图9的示例性实施例的TFT的特性。图10是根据图4至图9的示例性实施例的TFT的等效电路图。参照图10，根据图4至图9的示例性实施例的TFT对应于两个开关晶体管，即，第一开关晶体管Q1和第二开关晶体管Q2。第一开关晶体管Q1和第二开关晶体管Q2可以通过经由同一控制线即，控制线G提供的信号来控制。第一开关晶体管Q1和第二开关晶体管Q2可以共用同一输入线即，输入线S和同一输出线即，输出线D。图11是示出根据图4至图9的示例性实施例的TFT的电压-电流特性的曲线图。图11示出了根据图4至图9的示例性实施例的TFT的漏极电流Id依据栅极-源极电压Vgs和源极-漏极电压Vds的变化。图11示出了p型TFT的曲线图，但是本公开不限于此。例如，TFT可以是n型的。参照图11，因为根据图4至图9的示例性实施例的TFT是p型TFT，所以栅极-源极电压Vgs越低，漏极电流Id越高，并且如图11中所示，当源极-漏极电压Vds为-1V或更高时，TFT呈现良好的电压-电流特性。当栅极-源极电压Vgs近似为0V或更高时，漏极电流Id接近于10-13A的量级，并且根据图4至图9的示例性实施例的TFT截止。如上所述，如在图4至图9的示例性实施例中，在沟道沿着TFT的侧壁形成的情况下可以获得良好的TFT特性，诸如，小的亚阈值摆幅和好的开关态驱动电流比。在下文中将参照图12至图15来描述制造根据图5的示例性实施例的TFT阵列基底100的方法。图12至图15是示出制造根据图5的示例性实施例的TFT阵列基底的方法的剖视图。具体地，图12至图15是沿图4的线I-I'截取的剖视图，并且可以通过图12至图15的方法来获得图5的TFT阵列基底100。参照图12，在基础基底110上形成缓冲层120。缓冲层120可以包括诸如以氮化硅或氧化硅为例的无机材料，并且可以通过各种沉积方法诸如以等离子体增强化学气相沉积PECVD、常压化学气相沉积APCVD和低压化学气相沉积LPCVD为例来形成。随后，在缓冲层120上形成半导体层130。具体地，通过在缓冲层120上沉积半导体材料并且使半导体材料结晶来形成半导体材料层。半导体材料层可以包括例如非晶硅、氧化物半导体和LTPS中的至少一种，并且可以通过各种方法诸如以快速热退火RTA、固相结晶SPC、准分子激光退火ELA、金属诱导结晶MIC、金属诱导横向结晶MILC和顺序横向固化SLS为例来形成。通过利用掩模使半导体材料层图案化来形成半导体层130。在本公开的示例性实施例中，可以在形成半导体层130之前形成具有与基础基底110上的半导体层130的图案相同的图案的缓冲层120。缓冲层120的具有图案的区域被半导体层130叠置，并且具有比缓冲层120的未被半导体层130叠置的其它区域的厚度大的厚度。半导体层130被图案化，但是尚未进行掺杂。随后，在半导体层130上形成第一绝缘层140。第一绝缘层140由无机绝缘材料以单层或多层的形式形成。第一绝缘层140可以包括绝缘材料诸如以氧化硅、氮化硅、氮氧化硅或具有比氧化硅的介电常数高的介电常数的高k介电材料为例，并且可以通过例如PECVD、APCVD或LPCVD来形成。随后，参照图13，在第一绝缘层140上沉积并形成栅电极材料层GM。栅电极材料层GM的材料可以与第一栅电极151和第二栅电极152的材料相同。栅电极材料层GM可以包括例如Al、Pt、Pd、Ag、Mg、Au、Ni、Nd、Ir、Cr、Li、Ca、Mo、Ti、W、Cu和它们的合金中的至少一种，并且可以通过例如物理气相沉积PVD、化学气相沉积CVD、原子层沉积ALD、电化学沉积ECD、电镀、无电镀和旋转涂覆来形成。随后，参照图14，通过利用掩模使栅电极材料层GM图案化来形成栅电极图案层GMP。将栅电极图案层GMP设置为与半导体层130的一部分叠置。具体地，栅电极图案层GMP与半导体层130之间的叠置区域可以对应于图4的沟道区131。随后，利用栅电极图案层GMP作为自对准掩模来用n型或p型杂质对半导体层130进行掺杂。例如，半导体层130可以掺杂有高浓度的n型杂质例如，P或As或p型杂质例如，B或Al，并且可以通过离子注入进行掺杂。因此，可以形成第一源漏区132、第二源漏区133和沟道区131。位于第一源漏区132与第二源漏区133之间的区域可以成为沟道区131。随后，参照图15，通过使用抛光垫PP执行CMP来对栅电极图案层GMP进行抛光，直到第一绝缘层140的与半导体层130叠置的部分的顶表面被暴露。在抛光栅电极图案层GMP期间，可以另外提供可与待抛光的目标物体的表面进行化学反应的抛光液。在CMP工艺期间，使栅电极图案层GMP的向上突出的部分被连续地抛光掉，直到栅电极图案层GMP被分开为第一栅电极151和第二栅电极152。因为栅电极图案层GMP反映了由半导体层130产生的高度差，所以可以通过CMP去除栅电极图案层GMP的与半导体层130叠置的部分。随后，形成第二绝缘层160，并且形成控制电极171、第一源漏电极172、第二源漏电极173以及第一接触孔CNT1、第二接触孔CNT2、第三接触孔CNT3和第四接触孔CNT4。第二绝缘层160可以由有机材料形成。控制电极171、第一源漏电极172和第二源漏电极173可以由与第一栅电极151和第二栅电极152的材料相同的材料形成。因此，获得图5的TFT阵列基底100。图16是根据本公开的示例性实施例的TFT阵列基底的沿图4的线I-I'截取的剖视图，图17是根据图16的示例性实施例的TFT阵列基底的沿图4的线II-II'截取的剖视图。根据图16和图17的示例性实施例的TFT阵列基底100_a与根据图5和图6的示例性实施例的TFT阵列基底100的不同之处在于：缓冲层120_a具有高度差。因此，在下文中将主要集中在缓冲层120_a上来对TFT阵列基底100_a进行描述，并且将省略或至少简化对TFT阵列基底100_a的其它元件的描述。在图5、图6、图16和图17中，同样的附图标记表示同样的元件。参照图16和图17，TFT阵列基底100_a包括基础基底110、缓冲层120_a、半导体层130、第一绝缘层140_a、第一栅电极151_a、第二栅电极152_a、第二绝缘层160、控制电极171、第一源漏电极172和第二源漏电极173。缓冲层120_a的被半导体层130叠置的部分的厚度h5可以大于缓冲层120_a的未被半导体层130叠置的部分的厚度h6，这样的结构可以通过将图案化添加到形成缓冲层120_a的工艺来实现。即，缓冲层120_a被图案化，以包括具有与半导体层130的图案相同的图案的图案化区域其是与半导体层130叠置的部分。因此，可以使第一栅电极151_a的侧壁与半导体层130的相应侧壁之间的对应程度增加。另外，可以使第二栅电极152_a的侧壁与半导体层130的相应侧壁之间的对应程度增加。在缓冲层120_a的被半导体层130叠置的部分的顶表面与缓冲层120_a的未被半导体层130叠置的部分的顶表面之间的高度差h7同第一绝缘层140_a的厚度h8相同的情况下，半导体层130的底表面和第一栅电极151_a的底表面或第二栅电极152_a的底表面可以设置在同一水平上。即，第一绝缘层140_a的未被半导体层130叠置的部分的顶表面和缓冲层120_a的被半导体层130叠置的部分的顶表面可以设置在同一水平上。因此，沿着半导体层130的侧壁形成的第一沟道ch1_a和第二沟道ch2_a的宽度可以被最大化。可选地，在本公开的示例性实施例中，高度差h7可以大于厚度h8。即，半导体层130的底表面设置在比第一栅电极151_a的底表面或第二栅电极152_a的底表面所处的水平高的水平上。第一栅电极151_a的侧壁或第二栅电极152_a的侧壁与半导体层130的相应侧壁之间的对应程度也可以增加。因此，沿着半导体层130的侧壁形成的第一沟道ch1_a和第二沟道ch2_a的宽度也可以被最大化。图18是根据本公开的示例性实施例的TFT阵列基底的沿图4的线I-I'截取的剖视图，图19是根据图18的示例性实施例的TFT阵列基底的沿图4的线II-II'截取的剖视图。根据图18和图19的示例性实施例的TFT阵列基底100_b与根据图5和图6的示例性实施例的TFT阵列基底100的不同之处在于：第一绝缘层140_b被图案化。因此，在下文中将主要集中在第一绝缘层140_b上来对TFT阵列基底100_b进行描述，并且将省略或至少简化对TFT阵列基底100_b的其它元件的描述。在图5、图6、图18和图19中，同样的附图标记表示同样的元件。参照图18和图19，TFT阵列基底100_b包括基础基底110、缓冲层120、半导体层130、第一绝缘层140_b、第一栅电极151_b、第二栅电极152_b、第二绝缘层160、控制电极171、第一源漏电极172和第二源漏电极173。第一绝缘层140_b被设置为与半导体层130叠置，并且被图案化，以反映半导体层130的图案。第一栅电极151_b和第二栅电极152_b被设置为与缓冲层120接触。即，半导体层130的底表面和第一栅电极151_b的底表面或第二栅电极152_b的底表面可以设置在同一水平上。因此，沿着半导体层130的侧壁形成的第一沟道ch1_b和第二沟道ch2_b的宽度可以被最大化。如图18中所示，半导体层130的顶表面低于第一栅电极151_b和第二栅电极152_b的顶表面。然而，本公开不限于此。例如，在本公开的示例性实施例中，半导体层130的顶表面与第一栅电极151_b和第二栅电极152_b的顶表面被设置在同一水平上。换言之，第一绝缘层140_b被设置在半导体层130的每侧上，以使半导体层130与第一栅电极151_b和第二栅电极152_b分离开。因此，可以使第一栅电极151_b的侧壁与半导体层130的相应侧壁之间的对应程度增加。另外，可以使第二栅电极152_b的侧壁与半导体层130的相应侧壁之间的对应程度增加。因此，沿着半导体层130的侧壁形成的第一沟道ch1_b和第二沟道ch2_b的宽度可以被进一步最大化。图20是根据本公开的示例性实施例的TFT阵列基底的沿图4的线I-I'截取的剖视图，图21是根据图20的示例性实施例的TFT阵列基底的沿图4的线II-II'截取的剖视图。根据图20和图21的示例性实施例的TFT阵列基底100_c与根据图5和图6的示例性实施例的TFT阵列基底100的不同之处在于：第一栅电极151_c、第二栅电极152_c和第一绝缘层140_c比图5和图6的它们的各个对应物抛光得多。因此，在下文中将主要集中在第一栅电极151_c、第二栅电极152_c和第一绝缘层140_c上来对TFT阵列基底100_c进行描述，并且将省略或至少简化对TFT阵列基底100_c的其它元件的描述。在图5、图6、图20和图21中，同样的附图标记表示同样的元件。参照图20和图21，TFT阵列基底100_c包括基础基底110、缓冲层120、半导体层130、第一绝缘层140_c、第一栅电极151_c、第二栅电极152_c、第二绝缘层160、控制电极171、第一源漏电极172和第二源漏电极173。第一绝缘层140_c的被第一栅电极151_c和第二栅电极152_c叠置的部分的厚度h9可以大于第一绝缘层140_c的与半导体层130叠置的部分的厚度h10。图20的厚度h9和厚度h10之间的差比图5的厚度h2与厚度h3之间的差大。即，第一栅电极151_c、第二栅电极152_c和第一绝缘层140_c被抛光越强烈和越久，第一栅电极151_c、第二栅电极152_c和第一绝缘层140_c的与半导体层130叠置的部分变得越薄。因此，可以形成图20和图21中所示的结构。图22是根据本公开的示例性实施例的TFT阵列基底的布局图，图23是沿图22的线III-III'截取的剖视图，图24是沿图22的线IV-IV'截取的剖视图。根据图22至图24的示例性实施例的TFT阵列基底100_d与根据图4至图6的示例性实施例的TFT阵列基底100的不同之处在于：半导体层130_d被形成为在其中央处具有开口。因此，在下文中将主要集中在半导体层130_d上来对TFT阵列基底100_d进行描述，并且将省略或至少简化对TFT阵列基底100_d的其它元件的描述。在图4至图6和图22至图24中，同样的附图标记表示同样的元件。参照图22至图24，TFT阵列基底100_d包括基础基底110、缓冲层120、半导体层130_d、第一绝缘层140_d、第一栅电极151_d、第二绝缘层160、控制电极171_d、第一源漏电极172_d和第二源漏电极173_d。半导体层130_d可以形成为在其中央处具有开口。第一栅电极151_d可以设置在半导体层130_d的开口中。因此，当导通电平栅极信号被提供到第一栅电极151_d时，第一栅电极151_d可以在半导体层130_d的开口的一个侧壁上形成第一沟道ch1_d，并且可以在半导体层130_d的开口的另一侧壁上形成第二沟道ch2_d。即，可以通过控制单个栅电极即，第一栅电极151_d来沿着半导体层130_d的侧壁形成两个沟道即，第一沟道ch1_d和第二沟道ch2_d。图25是根据本公开的示例性实施例的TFT阵列基底的布局图，图26是沿图25的线V-V'截取的剖视图，图27是沿图25的线VI-VI'截取的剖视图。根据图25至图27的示例性实施例的TFT阵列基底100_e与根据图4至图6的示例性实施例的TFT阵列基底100的不同之处在于：未设置图4的第二栅电极152。因此，在下文中将主要集中在第一栅电极151_e上来对TFT阵列基底100_e进行描述，并且将省略或至少简化对TFT阵列基底100_e的其它元件的描述。在图4至图6和图25至图27中，同样的附图标记表示同样的元件。参照图25至图27，TFT阵列基底100_e包括基础基底110、缓冲层120、半导体层130、第一绝缘层140、第一栅电极151_e、第二绝缘层160、控制电极171、第一源漏电极172和第二源漏电极173。第一栅电极151_e被设置为与半导体层130的一侧相邻。在TFT阵列基底100_e中，未设置图4的第二栅电极152。因此，第一沟道ch1可以在导通电平栅极信号被提供到第一栅电极151_e时形成在半导体层130中，但是不会形成图4的第二沟道ch2。根据图25至图27的示例性实施例，可以制造仅具有第一沟道ch1的TFT。图28是根据图25至图27的示例性实施例的TFT的等效电路图。参照图28，根据图25至图27的示例性实施例的TFT可以对应于具有单条控制线G、单条输入线S和单条输出线D的开关晶体管Q。图29是根据本公开的示例性实施例的TFT阵列基底的布局图，图30是沿图29的线VII-VII'截取的剖视图，图31是沿图29的线VIII-VIII'截取的剖视图。根据图29至图31的示例性实施例的TFT阵列基底100_f与根据图4至图6的示例性实施例的TFT阵列基底100的不同之处在于：TFT阵列基底100_f包括第一控制电极1711_f和第二控制电极1712_f。因此，在下文中将主要集中在第一控制电极1711_f和第二控制电极1712_f上来对TFT阵列基底100_f进行描述，并且将省略或至少简化对TFT阵列基底100_f的其它元件的描述。在图4至图6和图29至图31中，同样的附图标记表示同样的元件。参照图29至图31，TFT阵列基底100_f包括基础基底110、缓冲层120、半导体层130、第一绝缘层140、第一栅电极151、第二栅电极152、第二绝缘层160、第一控制电极1711_f、第二控制电极1712_f、第一源漏电极172和第二源漏电极173。第一栅电极151经由穿过第二绝缘层160的第一接触孔CNT1连接到第一控制电极1711_f。第二栅电极152经由穿过第二绝缘层160的第二接触孔CNT2连接到第二控制电极1712_f。第一栅电极151和第二栅电极152可以被提供有不同的电压。即，提供到第一控制电极1711_f的栅极信号可以不同于提供到第二控制电极1712_f的栅极信号。在导通电平电压被提供到第一栅电极151的情况下，第一沟道ch1形成在半导体层130的与沟道区131的相邻于第一栅电极151的部分对应的侧壁上，但是第二沟道ch2不受提供到第一栅电极151的导通电平电压的影响。相似地，在导通电平电压被提供到第二栅电极152的情况下，第二沟道ch2形成在半导体层130的与沟道区131的相邻于第二栅电极152的部分对应的侧壁上，但是第一沟道ch1不受提供到第二栅电极152的导通电平电压的影响。因此，可以独立地控制分别通过第一栅电极151和第二栅电极152形成的第一沟道ch1和第二沟道ch2。换言之，可以利用单个半导体层即，半导体层130来形成两个沟道即，第一沟道ch1和第二沟道ch2。图32是根据图29至图31的示例性实施例的TFT的等效电路图。参照图32，根据图29至图31的示例性实施例的TFT可以对应于两个开关晶体管即，第一开关晶体管Q1和第二开关晶体管Q2。第一开关晶体管Q1可以通过第一控制线G1来控制，第二开关晶体管Q2可以通过第二控制线G2来控制。第一开关晶体管Q1和第二开关晶体管Q2可以共用同一输入线即，输入线S和同一输出线即，输出线D。图33是根据本公开的示例性实施例的TFT阵列基底的布局图。根据图33的示例性实施例的TFT阵列基底100_g与根据图4的示例性实施例的TFT阵列基底100的不同之处在于：TFT阵列基底100_g包括之字形的半导体层130_g。因此，在下文中将主要集中在半导体层130_g上来对TFT阵列基底100_g进行描述，并且将省略或至少简化对TFT阵列基底100_g的其它元件的描述。在图4和图33中，同样的附图标记表示同样的元件。参照图33，半导体层130_g可以形成为之字形状，第一源漏区132_g和第二源漏区133_g可以形成在形成为之字形状的沟道区131_g的两端附近。第一栅电极151_g和第二栅电极152_g可以形成为弯曲形状，符合半导体层130_g的之字形状。第一栅电极151_g和第二栅电极152_g两者都可以连接到控制电极171_g。因此，当导通电平栅极信号被提供到第一栅电极151_g和第二栅电极152_g时，第一沟道ch1_g和第二沟道ch2_g也可以在半导体层130_g中形成为之字形状。图34是根据本公开的示例性实施例的TFT阵列基底的布局图。根据图34的示例性实施例的TFT阵列基底100_h与根据图4的示例性实施例的TFT阵列基底100的不同之处在于：TFT阵列基底100_h包括U形半导体层130_h。因此，在下文中将主要集中在半导体层130_h上来对TFT阵列基底100_h进行描述，并且将省略或至少简化对TFT阵列基底100_h的其它元件的描述。在图4和图34中，同样的附图标记表示同样的元件。参照图34，半导体层130_h可以形成为“U”形状，第一源漏区132_h和第二源漏区133_h可以形成在形成为“U”形状的沟道区131_h的两端附近。第一栅电极151_h和第二栅电极152_h可以分别形成为U形状和矩形形状，符合半导体层130_h的“U”形状。第一栅电极151_h和第二栅电极152_h两者都可以连接到控制电极171_h。因此，当导通电平栅极信号被提供到第一栅电极151_h和第二栅电极152_h时，第一沟道ch1_h和第二沟道ch2_h也可以形成为“U”形状，并且可以具有不同的长度。图35是根据本公开的示例性实施例的TFT阵列基底的布局图，图36是沿图35的线IX-IX'截取的剖视图，图37是沿图35的线X-X'截取的剖视图。根据图35至图37的示例性实施例的TFT阵列基底100_i与根据图4至图6的示例性实施例的TFT阵列基底100的不同之处在于：TFT阵列基底100_i还包括第一半导体图案1301_i、第二半导体图案1302_i、第一控制电极171_i、第二控制电极174_i、第三源漏电极175_i、第四源漏电极176_i、虚设栅电极153_i、第一源漏区1321_i、第二源漏区1331_i、第三源漏区1322_i和第四源漏区1332_i、第一沟道区1311_i、第二沟道区1312_i以及第一接触孔CNT1_i、第二接触孔CNT2_i、第三接触孔CNT3_i、第四接触孔CNT4_i、第五接触孔CNT5_i和第六接触孔CNT6_i。因此，在下文中将主要集中在与根据图4至图6的示例性实施例的TFT阵列基底100的不同之处上来对TFT阵列基底100_i进行描述，并且将省略或至少简化对TFT阵列基底100_i的其它元件的描述。在图4至图6和图35至图37中，同样的附图标记表示同样的元件。参照图35至图37，半导体层130_i包括第一半导体图案1301_i和第二半导体图案1302_i。第一半导体图案1301_i包括经由第三接触孔CNT3_i连接到第一源漏电极172_i的第一源漏区1321_i、第一沟道区1311_i以及经由第四接触孔CNT4_i连接到第二源漏电极173_i的第二源漏区1331_i。第一栅电极151_i经由第一接触孔CNT1_i连接到第一控制电极171_i，设置在第一沟道区1311_i附近，并且诱导第一沟道ch1_i的形成。即，当导通电平栅极信号被提供到第一栅电极151_i时，第一沟道ch1_i可以形成在第一半导体图案1301_i的与第一沟道区1311_i的相邻于第一栅电极151_i的部分对应的侧壁上。第二半导体图案1302_i包括经由第五接触孔CNT5_i连接到第三源漏电极175_i的第三源漏区1322_i、第二沟道区1312_i以及经由第六接触孔CNT6_i连接到第四源漏电极176_i的第四源漏区1332_i。第二栅电极152_i经由第二接触孔CNT2_i连接到第二控制电极174_i，设置在第二沟道区1312_i附近，并且诱导第二沟道ch2_i的形成。即，当导通电平栅极信号被提供到第二栅电极152_i时，第二沟道ch2_i可以形成在第二半导体图案1302_i的与第二沟道区1312_i的相邻于第二栅电极152_i的部分对应的侧壁上。虚设栅电极153_i可以设置在第一沟道区1311_i与第二沟道区1312_i之间。因为虚设栅电极153_i不连接到能够施加电压的任何元件，所以没有沟道可以形成在虚设栅电极153_i附近的第一沟道区1311_i和第二沟道区1312_i中。图38是根据图35至图37的示例性实施例的TFT的等效电路图。参照图38，根据图35至图37的示例性实施例的TFT可以对应于第一开关晶体管Q1和第二开关晶体管Q2。第一开关晶体管Q1可以通过第一控制线G1来控制，并且可以具有第一输入线S1和第一输出线D1。第二开关晶体管Q2可以通过第二控制线G2来控制，并且可以具有第二输入线S2和第二输出线D2。即，第一开关晶体管Q1和第二开关晶体管Q2可以彼此完全地独立。图39是根据本公开的示例性实施例的TFT阵列基底的布局图，图40是沿图39的线XI-XI'截取的剖视图，图41是沿图39的线XII-XII'截取的剖视图。根据图39至图41的示例性实施例的TFT阵列基底100_j与根据图35至图37的示例性实施例的TFT阵列基底100_i的不同之处在于：TFT阵列基底100_j还包括第三栅电极153_j和第三控制电极177_j。因此，在下文中将主要集中在第三栅电极153_j和第三控制电极177_j上来对TFT阵列基底100_j进行描述，并且将省略或至少简化对TFT阵列基底100_j的其它元件的描述。在图35至图37和图39至图41中，同样的附图标记表示同样的元件。参照图39至图41，第三栅电极153_j被设置，替代图35的虚设栅电极153_i。因此，当导通电平栅极信号被提供到第三栅电极153_j时，第三沟道ch3_j和第四沟道ch4_j可以在第三栅电极153_j附近分别形成在第一沟道区1311_j和第二沟道区1312_j中。第三栅电极153_j可以经由第七接触孔CNT7_j连接到第三控制电极177_j。图42是根据图39至图41的示例性实施例的TFT的等效电路图。参照图42，根据图39至图41的示例性实施例的TFT包括第一开关晶体管Q1、第二开关晶体管Q2、第三开关晶体管Q3和第四开关晶体管Q4。第一开关晶体管Q1可以通过第一控制线G1来控制，第二开关晶体管Q2可以通过第二控制线G2来控制，第三开关晶体管Q3和第四开关晶体管Q4可以通过第三控制线G3来同时控制。第一开关晶体管Q1和第三开关晶体管Q3可以共用第一输入线S1和第一输出线D1。第二开关晶体管Q2和第四开关晶体管Q4可以共用第二输入线S2和第二输出线D2。图43是根据本公开的示例性实施例的TFT阵列基底的布局图，图44是沿图43的线XIII-XIII'截取的剖视图，图45是沿图43的线XIV-XIV'截取的剖视图。根据图43至图45的示例性实施例的TFT阵列基底100_k与根据图35至图37的示例性实施例的TFT阵列基底100_i的不同之处在于：未设置图35的虚设栅电极153_i，第一半导体图案1301_k和第二半导体图案1302_k共用同一沟道区即，沟道区131_k。因此，在下文中将主要集中在与根据图35至图37的示例性实施例的TFT阵列基底100_i的不同之处上来对TFT阵列基底100_k进行描述，并且将省略或至少简化对TFT阵列基底100_k的其它元件的描述。在图35至图37和图43至图45中，同样的附图标记表示同样的元件。参照图43至图45，半导体层130_k形成为有四个突出部分的“H”形状，四个突出部分分别包括第一源漏区1321_k、第二源漏区1331_k、第三源漏区1322_k和第四源漏区1332_k。半导体层130_k的除了第一源漏区1321_k、第二源漏区1331_k、第三源漏区1322_k和第四源漏区1332_k之外的区域对应于沟道区131_k。如果第一半导体图案1301_k和第二半导体图案1302_k彼此充分地分隔开，则即使第一半导体图案1301_k和第二半导体图案1302_k共用沟道区131_k，第一沟道ch1_k和第二沟道ch2_k也可在导通电平栅极信号被提供到第一栅电极151_k和第二栅电极152_k时形成。第一栅电极151_k和第二栅电极152_k可以被提供有不同的栅极信号。图46是根据图43至图45的示例性实施例的TFT的等效电路图。参照图46，根据图43至图45的示例性实施例的TFT可以对应于第一开关晶体管Q1和第二开关晶体管Q2。第一开关晶体管Q1可以通过第一控制线G1来控制，并且可以具有第一输入线S1和第一输出线D1。第二开关晶体管Q2可以通过第二控制线G2来控制，并且可以具有第二输入线S2和第二输出线D2。即，第一开关晶体管Q1和第二开关晶体管Q2可以彼此完全地独立。图47是根据本公开的示例性实施例的TFT阵列基底的布局图，图48是沿图47的线XV-XV'截取的剖视图，图49是沿图47的线XVI-XVI'截取的剖视图。根据图47至图49的示例性实施例的TFT阵列基底100_l与根据图4至图6的示例性实施例的TFT阵列基底100的不同之处在于：TFT阵列基底100_l包括第一栅电极151_l、第二栅电极152_l、第三栅电极153_l和第四栅电极154_l、第一控制电极171_l、第二控制电极172_l、第三控制电极173_l和第四控制电极174_l、第一源漏电极175_l、第二源漏电极176_l、第三源漏电极177_l和第四源漏电极178_l以及第一源漏区132_l、第二源漏区133_l、第三源漏区134_l和第四源漏区135_l。因此，在下文中将主要集中在与根据图4至图6的示例性实施例的TFT阵列基底100的不同之处上来对TFT阵列基底100_l进行描述，并且将省略或至少简化对TFT阵列基底100_l的其它元件的描述。在图4至图6和图47至图49中，同样的附图标记表示同样的元件。参照图47至图49，半导体层130形成为有四个突出部分的十字+形状，四个突出部分分别包括第一源漏区132_l、第二源漏区133_l、第三源漏区134_l和第四源漏区135_l。半导体层130_l的除了第一源漏区132_l、第二源漏区133_l、第三源漏区134_l和第四源漏区135_l之外的区域对应于沟道区131_l。第一栅电极151_l、第二栅电极152_l、第三栅电极153_l和第四栅电极154_l可以分别设置在半导体层130_l的四个凹进部分处。因此，当导通电平栅极信号被提供到第一栅电极151_l、第二栅电极152_l、第三栅电极153_l和第四栅电极154_l时，第一沟道ch1_l、第二沟道ch2_l、第三沟道ch3_l和第四沟道ch4_l可以分别沿着沟道区131_l的面对第一栅电极151_l、第二栅电极152_l、第三栅电极153_l和第四栅电极154_l的外侧来形成。第一栅电极151_l、第二栅电极152_l、第三栅电极153_l和第四栅电极154_l可以被提供有不同的栅极信号。图50是根据图47至图49的示例性实施例的TFT的等效电路图。参照图50，根据图47至图49的示例性实施例的TFT可以对应于第一开关晶体管Q1、第二开关晶体管Q2、第三开关晶体管Q3和第四开关晶体管Q4。第一开关晶体管Q1、第二开关晶体管Q2、第三开关晶体管Q3和第四开关晶体管Q4可以分别通过第一控制线G1、第二控制线G2、第三控制线G3和第四控制线G4来控制。第一开关晶体管Q1、第二开关晶体管Q2、第三开关晶体管Q3和第四开关晶体管Q4的输入电极和输出电极可以经由四条输入输出线即，第一输入输出线E1、第二输入输出线E2、第三输入输出线E3和第四输入输出线E4顺序地接合。例如，第一开关晶体管Q1的输出端子和第二开关晶体管Q2的输入端子可以共用第一输入输出线E1。图51是根据本公开的示例性实施例的TFT阵列基底的布局图。具体地，图51示出了包括在图1的显示单元的每个像素中的至少一个TFT的一部分的布局。图52是沿图51的线XVII-XVII'截取的剖视图，图53是沿图51的线XVIII-XVIII'截取的剖视图，图54是沿图51的线XIX-XIX'截取的剖视图。在图4至图6和图51至图54中，同样的附图标记表示同样的元件，并且因此将省略其详细描述。参照图51至图54，TFT阵列基底100_m包括基础基底210、缓冲层220、第一半导体层230和第二半导体层270、第一绝缘层240、第二绝缘层260和第三绝缘层280、第一栅电极251、第二栅电极252和第三栅电极253、第一控制电极291和第二控制电极294以及第一源漏电极292、第二源漏电极293、第三源漏电极295和第四源漏电极296。基础基底210是其上设置有TFT阵列的基底。缓冲层220设置在基础基底210上。第一半导体层230设置在缓冲层220上。第一半导体层230可以包括例如非晶硅、氧化物半导体和LTPS中的至少一种。第一半导体层230包括第一源漏区232、第二源漏区233以及设置在第一源漏区232与第二源漏区233之间的第一沟道区231。第一源漏区232和第二源漏区233可以是掺杂有高浓度的n型杂质或p型杂质的区域。第一绝缘层240设置在第一半导体层230上。至少两个栅电极设置在第一绝缘层240上。在图51至图54的示例性实施例中，第一栅电极251、第二栅电极252和第三栅电极253设置在第一绝缘层240上。第一栅电极251和第二栅电极252可以设置在第一沟道区231的两侧上。第一栅电极251可以在第一沟道区231中诱导形成第一沟道ch1_m。即，当导通电平栅极信号被提供到第一栅电极251时，第一沟道ch1_m可以形成在第一半导体层230的与第一沟道区231的相邻于第一栅电极251的部分对应的侧壁上。第二栅电极252可以在相邻于第二栅电极252的第一沟道区231中诱导形成第二沟道ch2_m。第一沟道ch1_m和第二沟道ch2_m可以沿第一半导体层230的不同侧壁形成。第三栅电极253可以与第一栅电极251和第二栅电极252分离开，但是本公开不限于此。即，可选地，第三栅电极253可以与第一栅电极251或第二栅电极252形成为一个整体。第三栅电极253可以在第一绝缘层240上形成为具有任意图案。在图51至图54的示例性实施例中，第三栅电极253形成为具有矩形形状。第二绝缘层260设置在第一栅电极251、第二栅电极252和第三栅电极253上。第二半导体层270设置在第二绝缘层260上。第二半导体层270可以包括例如非晶硅、氧化物半导体和LTPS中的至少一种，并且可以由与第一半导体层230的材料不同的材料形成。即，两个半导体层即，第一半导体层230和第二半导体层270可以形成在单个TFT阵列基底即，TFT阵列基底100_m上，并且可以利用不同材料设置在不同层上。第二半导体层270被设置为与第三栅电极253的一部分叠置。当导通电平栅极信号被提供到第三栅电极253时，第三沟道ch3_m可以形成在位于第三栅电极253与第二半导体层270之间的叠置区域中。提供到第三栅电极253的栅极信号可以不同于提供到第一栅电极251和第二栅电极252的栅极信号。第三绝缘层280设置在第二半导体层270上。第一控制电极291和第二控制电极294以及第一源漏电极292、第二源漏电极293、第三源漏电极295和第四源漏电极296设置在第三绝缘层280上。第一控制电极291和第二控制电极294以及第一源漏电极292、第二源漏电极293、第三源漏电极295和第四源漏电极296可以经由第一接触孔CNT1_m、第二接触孔CNT2_m、第三接触孔CNT3_m、第四接触孔CNT4_m、第五接触孔CNT5_m、第六接触孔CNT6_m和第七接触孔CNT7_m连接到第一栅电极251、第二栅电极252和第三栅电极253或者第一半导体层230和第二半导体层270。图55是根据图51至图54的示例性实施例的TFT的等效电路图。参照图55，根据图51至图54的示例性实施例的TFT可以对应于第一开关晶体管Q1、第二开关晶体管Q2和第三开关晶体管Q3。第一开关晶体管Q1和第二开关晶体管Q2可以都通过第一控制线G1来控制，并且可以共用第一输入线S1和第一输出线D1。第三开关晶体管Q3可以通过第二控制线G2来控制，并且可以包括第二输入线S2和第二输出线D2。即，第三开关晶体管Q3可以独立于第一开关晶体管Q1和第二开关晶体管Q2被驱动。图56是根据本公开的示例性实施例的TFT阵列基底的布局图。具体地，图56示出了包括在图1的显示单元的每个像素中的至少一个TFT的一部分的布局。图57是沿图56的线XX-XX'截取的剖视图，图58是沿图56的线XXI-XXI'截取的剖视图。在图4至图6和图56至图58中，同样的附图标记表示同样的元件，并且因此将省略其详细描述。参照图56至图58，TFT阵列基底100_n包括基础基底110、缓冲层120、半导体层130_n、第一绝缘层140、第一栅电极151_n、第二栅电极152_n、第二绝缘层160、控制电极171_n、第一源漏电极172_n和第二源漏电极173_n。基础基底110是其上设置有TFT阵列的基底。缓冲层120设置在基础基底110上。半导体层130_n设置在缓冲层120上。半导体层130_n可以形成在基础基底110的除了设置有第一栅电极151_n和第二栅电极152_n的区域之外的整个表面上。半导体层130_n可以包括掺杂有高浓度的n型杂质或p型杂质的第一源漏区132_n和第二源漏区133_n以及设置在第一源漏区132_n与第二源漏区133_n之间的第一沟道区131_n。第一绝缘层140设置在半导体层130_n上。第一栅电极151_n和第二栅电极152_n设置在第一绝缘层140上。第一栅电极151_n和第二栅电极152_n被设置为与未设置半导体层130_n的区域对应。在图56至图58的示例性实施例中，与在之前的示例性实施例中不同，第一栅电极151_n和第二栅电极152_n可以不被图案化。具体地，第一栅电极151_n和第二栅电极152_n可以通过在第一绝缘层140置于其间的情况下在被图案化的半导体层130_n上沉积栅极材料层并通过CMP抛光栅极材料层直到暴露第一绝缘层140而形成。因此，第一栅电极151_n和第二栅电极152_n可以形成为半导体层130_n的反转图案。因为从制造第一栅电极151_n和第二栅电极152_n中省略图案化，所以可以在不使用栅极绝缘层的情况下对半导体层130_n进行掺杂。第一栅电极151_n和第二栅电极152_n可以沿着第一沟道区131_n的侧壁诱导第一沟道ch1_n、第二沟道ch2_n、第三沟道ch3_n和第四沟道ch4_n的形成。然而，本公开的效果不受限于在这里阐述的效果。通过参考权利要求，本公开的以上或其它效果对于本公开所属领域的普通技术人员来说将变得更明显虽然已经详细描述了本公开的说明性实施例，但应该理解的是，本公开不意图受限于公开的具体示例性实施例。基于上述公开，在不脱离本公开的如通过权利要求限定的精神和范围的情况下，本领域技术人员将能够做出各种改变、替换和修改。

权利要求：1.一种薄膜晶体管阵列基底，所述薄膜晶体管阵列基底包括：基础基底；半导体层，设置在所述基础基底上；绝缘层，设置在所述半导体层上；以及栅电极，设置在所述绝缘层上，其中，所述绝缘层的在所述基础基底的平面图中与所述半导体层叠置的部分的顶表面同所述栅电极的顶表面被设置在同一水平上。2.根据权利要求1所述的薄膜晶体管阵列基底，其中，在所述基础基底的平面图中，所述栅电极和所述半导体层不被设置为彼此叠置。3.根据权利要求1所述的薄膜晶体管阵列基底，其中，在所述基础基底的平面图中，所述绝缘层的被所述栅电极叠置的部分的厚度大于所述绝缘层的与所述半导体层叠置的所述部分的厚度。4.根据权利要求1所述的薄膜晶体管阵列基底，其中，在所述基础基底的平面图中，所述绝缘层的被所述栅电极叠置的部分的顶表面比所述绝缘层的与所述半导体层叠置的所述部分的所述顶表面粗糙。5.根据权利要求1所述的薄膜晶体管阵列基底，其中，所述栅电极包括第一栅电极和第二栅电极，所述第一栅电极被设置为与所述半导体层的一个侧壁相邻，所述第二栅电极被设置为与所述半导体层的另一侧壁相邻。6.根据权利要求1所述的薄膜晶体管阵列基底，所述薄膜晶体管阵列基底还包括：缓冲层，设置在所述基础基底与所述半导体层之间，其中，在所述基础基底的平面图中，所述缓冲层的被所述半导体层叠置的部分的厚度大于所述缓冲层的未被所述半导体层叠置的部分的厚度。7.根据权利要求6所述的薄膜晶体管阵列基底，其中，所述缓冲层和所述半导体层具有相同的图案。8.根据权利要求6所述的薄膜晶体管阵列基底，其中，所述绝缘层的未被所述半导体层叠置的部分的顶表面与所述半导体层的底表面被设置在同一水平上。9.根据权利要求1所述的薄膜晶体管阵列基底，其中，所述绝缘层的与所述半导体层叠置的所述部分的所述顶表面与所述栅电极的所述顶表面具有相同的粗糙度。10.根据权利要求1所述的薄膜晶体管阵列基底，其中，从所述基础基底的顶表面到所述绝缘层的最高顶表面的高度与从所述基础基底的所述顶表面到所述绝缘层的同所述半导体层叠置的所述部分的所述顶表面的高度相同。11.根据权利要求1所述的薄膜晶体管阵列基底，所述薄膜晶体管阵列基底还包括：源电极，被设置为经由第一接触孔与所述半导体层接触，所述第一接触孔形成为穿过所述绝缘层；以及漏电极，被设置为经由第二接触孔与所述半导体层接触，所述第二接触孔形成为穿过所述绝缘层，其中，所述源电极、所述漏电极、所述半导体层和所述栅电极形成薄膜晶体管。12.根据权利要求11所述的薄膜晶体管阵列基底，其中，所述半导体层包括源区、漏区和沟道区，所述源区是连接到所述源电极的掺杂区，所述漏区是连接到所述漏电极的掺杂区，并且所述沟道区是除了所述源区和所述漏区之外的区域。13.根据权利要求11所述的薄膜晶体管阵列基底，其中，沿着所述半导体层的与所述栅电极相邻的侧壁形成所述薄膜晶体管的沟道。14.根据权利要求1所述的薄膜晶体管阵列基底，其中，所述栅电极包括彼此分隔开的第一子栅电极和第二子栅电极，所述第一子栅电极被设置为与所述半导体层的一侧相邻，并且所述第二子栅电极被设置为与所述半导体层的另一侧相邻。15.根据权利要求14所述的薄膜晶体管阵列基底，所述薄膜晶体管阵列基底还包括：源电极，被设置为经由第一接触孔与所述半导体层接触，所述第一接触孔形成为穿过所述绝缘层；以及漏电极，被设置为经由第二接触孔与所述半导体层接触，所述第二接触孔形成为穿过所述绝缘层，其中，所述源电极与所述漏电极之间的电连接由所述第一子栅电极和第二子栅电极两者来控制。16.一种显示装置，所述显示装置包括：基底；以及多个像素，在所述基底上布置为阵列，并且包括至少一个薄膜晶体管，其中，所述至少一个薄膜晶体管包括设置在所述基底上的半导体层、设置在所述半导体层上的绝缘层和设置在所述绝缘层上的栅电极，并且所述绝缘层的与所述半导体层叠置的部分的顶表面与所述栅电极的顶表面被设置在同一水平上。17.一种制造薄膜晶体管阵列基底的方法，所述方法包括以下步骤：在基础基底上形成半导体层；在所述半导体层上形成绝缘层；在所述绝缘层上形成栅电极；以及在所述绝缘层上形成源电极和漏电极，其中，所述形成所述栅电极的步骤包括：在所述绝缘层上沉积栅电极材料层；通过使所述栅电极材料层图案化来形成栅电极图案层；以及通过化学机械抛光来对所述栅电极图案层进行抛光。18.根据权利要求17所述的方法，其中，所述对所述栅电极图案层进行抛光的步骤包括：对所述栅电极图案层进行抛光，直到所述绝缘层的与所述半导体层叠置的部分的顶表面被暴露。19.根据权利要求17所述的方法，其中，在所述形成所述栅电极图案层的步骤与所述对所述栅电极图案层进行抛光的步骤之间，所述形成所述栅电极的步骤包括利用杂质对所述半导体层进行掺杂。20.根据权利要求17所述的方法，所述方法还包括：在所述形成所述半导体层的步骤之前，在所述基础基底上形成具有与所述半导体层的图案相同的图案的缓冲层。21.一种薄膜晶体管阵列基底，所述薄膜晶体管阵列基底包括：基础基底；半导体层，设置在所述基础基底上；绝缘层，设置在所述半导体层上；以及栅电极，设置在所述绝缘层上，其中，在所述基础基底的平面图中，所述栅电极和所述半导体层不被设置为彼此叠置，所述栅电极被设置为与所述半导体层相邻，并且在与所述基础基底的顶表面平行的方向上与所述半导体层叠置。22.根据权利要求21所述的薄膜晶体管阵列基底，其中，所述绝缘层的在所述基础基底的平面图中与所述半导体层叠置的部分的顶表面同所述栅电极的顶表面被设置在同一水平上。23.根据权利要求21所述的薄膜晶体管阵列基底，其中，所述栅电极的底表面与所述半导体层的底表面被设置在同一水平上。

百度查询： 三星显示有限公司 TFT阵列基底、包括其的显示装置及其制造方法

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