申请/专利权人：中电科思仪科技(安徽)有限公司

申请日：2021-12-10

公开（公告）日：2024-04-16

公开（公告）号：CN114363485B

主分类号：H04N23/50

分类号：H04N23/50;H04N23/45;H04N23/95;H04N5/265

优先权：

专利状态码：有效-授权

法律状态：2024.04.16#授权;2022.05.03#实质审查的生效;2022.04.15#公开

摘要：本发明公开了一种基于FPGA的双目摄像头图像拼接处理装置及方法，属于仪器仪表图像采集处理技术领域，本装置包括CMOS图像传感器、FPGA、DDR和显示器；CMOS图像传感器、DDR和显示器分别通过线路与FPGA连接。本发明拼接速度最高支持60帧秒，可实现缩放、叠加字符显示等功能，具有拼接速度快、支持分辨率高、成本低、集成扩展方便等优点。

主权项：1.一种基于FPGA的双目摄像头图像拼接处理方法，其特征在于：采用一种基于FPGA的双目摄像头图像拼接处理装置，该装置包括CMOS图像传感器、FPGA、DDR和显示器；CMOS图像传感器、DDR和显示器分别通过线路与FPGA连接；CMOS图像传感器包括CMOS图像传感器-X和CMOS图像传感器-Y共2个；FPGA包括FIFO-X、FIFO-Y、存储器控制器、BLOCKRAM-X、BLOCKRAM-Y、字符ROM和送显控制器；CMOS图像传感器-X、FIFO-X、存储器控制器、BLOCKRAM-X、送显控制器、显示器通过线路依次连接；CMOS图像传感器-Y、FIFO-Y、存储器控制器、BLOCKRAM-Y、送显控制器、显示器通过线路依次连接；字符ROM与送显控制器通过线路连接；DDR与存储器控制器通过线路连接；CMOS图像传感器-X和CMOS图像传感器-Y正交安装，被配置为用于进行光纤成像放大，并产生数字化光纤图像数据；FIFO-X、FIFO-Y，被配置为用于将传输速率为类型一的图像数据临时缓存；存储器控制器，被配置为用于进行DDR读、写控制；BLOCKRAM-X，被配置为用于单行中指定像素数据读取，能够实现多种数据长度输出；BLOCKRAM-Y，被配置为用于单行中指定像素数据读取，能够实现多种数据长度输出；送显控制器，被配置为用于将视频变换为显示器支持的数据格式，根据需要叠加文字；DDR，被配置为用于缓存图像数据；显示器，被配置为用于显示图像；通过CMOS图像传感器-X和CMOS图像传感器-Y，实时获取X向和Y向光纤图像数据，并将图像数据通过并行数据接口分别送到FPGA的FIFO-X、FIFO-Y中进行缓存，CMOS图像传感器以传输速率类型一将图像送往FIFO-X、FIFO-Y；缓存完成后，存储器控制器使用类型二的传输速率将图像数据从FIFO-X和FIFO-Y中读出，并送往DDR中进行缓存；在DDR中完成缓存图像数据后，存储器控制器再以传输速率类型三，将图像数据从DDR中读出，并送往BLOCKRAM-X、BLOCKRAM-Y中暂存，然后根据图像显示的需要，与字符ROM中的内容一并送往送显控制器中；具体包括如下步骤：步骤1：通过图像采集模块X向和图像采集模块Y向，实时获取X向和Y向光纤图像数据，按照每行数据为1组分别缓存到FIFO-X、FIFO-Y中；步骤2：缓存完成后，存储器控制器使用类型二的传输速率将图像数据从FIFO-X和FIFO-Y中读出，并送往DDR中进行缓存；步骤3：在DDR中完成缓存图像数据后，存储器控制器以传输速率类型三，将图像数据从DDR中读出，并送往BLOCKRAM-X、BLOCKRAM-Y中暂存；步骤4：通过BLOCKRAM-X和BLOCKRAM-Y，实现任意像素点数据的读取，实现图像放大和缩小功能；步骤5：根据图像显示的需要，BLOCKRAM-X、BLOCKRAM-Y中暂存的内容与字符ROM中的内容一并送往送显控制器中；步骤6：通过送显控制器，将视频变换为显示器支持的数据格式，读取字符ROM中数据，实现叠加文字显示；在送显控制器中，将X和Y两相的图像进行拼接，同时将字符ROM中的信息拼接到图像中，从而得到最终的图像，这个图像通过并行接口，以显示器设定的传输速率类型四将图像数据传输到显示器中，完成全部的图像缓存与显示工作。

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