申请/专利权人：苏州浪潮智能科技有限公司

申请日：2020-02-16

公开（公告）日：2020-07-03

公开（公告）号：CN111367729A

主分类号：G06F11/22(20060101)

分类号：G06F11/22(20060101);G06F11/263(20060101);G01R31/317(20060101);G01R31/3177(20060101)

优先权：

专利状态码：失效-发明专利申请公布后的撤回

法律状态：2023.01.17#发明专利申请公布后的撤回;2020.07.28#实质审查的生效;2020.07.03#公开

摘要：本发明提出的一种结合CPLD与UART的debug方法、系统及设备，CPLD通过内部逻辑程式设计，得知目前的GPIO输入输出准位是高还是低。再透过UART通讯介面将每个GPIO的准位透过事先定义好的符码传递出去。本发明可将CPLD的多个GPIO的逻辑准位以符码的方式让使用者快速得知，无须开盖即可得知CPLD的多个GPIO的逻辑准位，并可透过BMC纪录下来，以方便事后分析问题。

主权项：1.一种结合CPLD与UART的debug方法，其特征在于，包括：将CPLD与UART连接，通过UART采集CPLD信号端的逻辑准位；建立预设字符与CPLD信号端的逻辑准位的对应关系；将采集的CPLD信号端的逻辑准位转换为预设字符，形成CPLD的信号符码；通过UART将CPLD的信号符码发送至测试数据采集端。

全文数据：

权利要求：

百度查询： 苏州浪潮智能科技有限公司 一种结合CPLD与UART的debug方法、系统及设备

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