申请/专利权人：三星电子株式会社

申请日：2017-07-05

公开（公告）日：2021-01-12

公开（公告）号：CN107689392B

主分类号：H01L29/10(20060101)

分类号：H01L29/10(20060101);H01L29/423(20060101);H01L29/792(20060101)

优先权：["20160805 KR 10-2016-0100125"]

专利状态码：有效-授权

法律状态：2021.01.12#授权;2018.03.13#实质审查的生效;2018.02.13#公开

摘要：一种垂直型存储器件可以包括：在衬底上垂直地延伸的沟道层；在衬底上在沟道层的一侧的地选择晶体管，地选择晶体管包括第一栅绝缘部分和第一替代栅电极；在第一替代栅电极上的蚀刻控制层；以及在蚀刻控制层上的存储单元，存储单元包括第二栅绝缘部分和第二替代栅电极。蚀刻控制层可以包括用碳、N型杂质或P型杂质掺杂的多晶硅层，或者可以包括包含碳、N型杂质或P型杂质的多晶硅氧化物层。第一替代栅电极的厚度可以与第二替代栅电极的厚度相同，或者第一替代栅电极可以比第二替代栅电极更厚。

主权项：1.一种垂直型存储器件，包括：沟道层，在衬底上垂直地延伸；地选择晶体管，在所述衬底上在所述沟道层的一侧，所述地选择晶体管包括第一栅绝缘部分和第一替代栅电极；蚀刻控制层，在所述第一替代栅电极上并且相对于所述衬底水平地延伸；以及存储单元，在所述蚀刻控制层上，所述存储单元包括第二栅绝缘部分和第二替代栅电极。

全文数据：垂直型存储器件技术领域[0001]本公开涉及存储器件，且更具体地，涉及垂直型存储器件。背景技术[0002]电子产品在尺寸上正逐渐减小，但仍被期望执行高容量数据处理。因此，期望增加这样的电子产品中使用的存储器件的集成度。已经提出了提高存储器件的集成度的一种可行方法，在该方法中使用了具有垂直晶体管结构而非平面晶体管结构的垂直型存储器件。发明内容[0003]本公开可以提供一种可以更可靠且更易制造的垂直型存储器件。[0004]根据本公开的一方面，提供一种垂直型存储器件，其包括:在衬底上垂直地延伸的沟道层;在衬底上在沟道层的一侧的地选择晶体管，地选择晶体管包括第一栅绝缘部分和第一替代栅电极;在第一替代栅电极上的蚀刻控制层；以及在蚀刻控制层上的存储单元，存储单元包括第二栅绝缘部分和第二替代栅电极。[0005]根据本公开的另一方面，提供一种垂直型存储器件，其包括:在衬底上垂直地延伸的沟道层;在沟道层的一侧的栅绝缘层，栅绝缘层在衬底上垂直地延伸;在栅绝缘层的一侧的蚀刻控制层，蚀刻控制层相对于衬底水平地延伸并且相对于衬底由第一开口垂直地分开;在蚀刻控制层下方的第一开口中的第一替代栅电极;多个层间绝缘层，相对于衬底垂直地堆叠在蚀刻控制层上并由于多个第二开口而彼此分开;以及在所述多个第二开口的每个中的第二替代栅电极。[0006]根据本公开的另一方面，提供一种垂直型存储器件。该垂直型存储器件可以包括在衬底上垂直地延伸的沟道层以及在衬底上的垫绝缘材料层。蚀刻控制层可以在垫绝缘材料层上方。该垂直型存储器件可以包括在沟道层的一侧的栅绝缘层，栅绝缘层可以在蚀刻控制层的壁上垂直地延伸并水平地延伸到蚀刻控制层与垫绝缘材料层之间的凹陷中。该垂直型存储器件可以包括在蚀刻控制层与垫绝缘材料层之间的栅绝缘层的壁上的第一替代栅电极。附图说明[0007]本公开的方面将从以下结合附图的详细描述中被更清楚地理解，附图中：[0008]图1是用于描述根据本公开的方面的垂直型存储器件的电路图；[0009]图2A和2B是根据本公开的方面的垂直型存储器件的主要部分的剖面图；[0010]图3A和3B是根据本公开的方面的垂直型存储器件的主要部分的剖面图；[0011]图4至19是用于描述根据本公开的方面的垂直型存储器件及其制造方法的图；[0012]图20和21是用于描述根据本公开的方面的垂直型存储器件及其制造方法的剖面图；[0013]图22是用于描述根据本公开的方面的垂直型存储器件及其制造方法的剖面图；[0014]图23是用于描述根据本公开的方面的垂直型存储器件及其制造方法的剖面图；以及[0015]图24是用于描述根据本公开的方面的垂直型存储器件的示意框图。具体实施方式[0016]在下文中，将参照附图详细描述本公开的示例性实施方式。在此使用的单数形式“一”和“该”也旨在包括复数形式，除非上下文清楚地另有所指。[0017]图1是用于描述根据本公开的方面的垂直型存储器件1100的电路图。[0018]详细地，图1示出垂直型存储器件1100的存储单元阵列820。垂直型存储器件1100可以包括:单位单元串s，每一个包括彼此串联连接的n个存储单元MCI至MCn;地选择晶体管GST，串联连接到存储单元MCI至MCn的两端中的一个;以及串选择晶体管SST，连接到存储单元MCI至MCn的另一端。单位单元串S在n条位线BL1至BLn与地选择线GSL之间并联连接。[0019]彼此串联连接的n个存储单元MCI至MCn可以分别连接到字线WL1至WLn用于选择存储单元MCI至MCn中的至少一些。地选择晶体管GST的栅极端子栅电极可以连接到地选择线GSL，地选择晶体管GST的源极端子可以连接到公共源线CSL。[0020]串选择晶体管SST的栅极端子栅电极）可以连接到串选择线SSL，串选择晶体管SST的源极端子可以连接到存储单元MCn的漏极端子。虽然图1示出其中一个地选择晶体管GST和一个串选择晶体管SST连接到彼此串联连接的n个存储单元MCI至MCn的结构，但如有必要，多个地选择晶体管GST或多个串选择晶体管SST可以与其连接。[0021]串选择晶体管SST的漏极端子可以连接到位线BL1至BLn。当信号经由串选择线SSL施加于串选择晶体管SST的栅极端子时，经由位线BL1至BLn施加的信号可以被传输到彼此串联连接的n个存储单元MCI至MCn，从而可以执行读取或写入数据的操作。[0022]此外，串选择晶体管SST的源极端子可以经由地选择线GSL将信号施加于连接到公共源线CSL的地选择晶体管GST的栅极端子，从而执行其中存储在n个存储单元MCI至MCn中的电荷被全部去除的擦除操作。[0023]图2A和2B是根据本公开的方面的垂直型存储器件1100a和1100b的主要部分的剖面图。[0024]详细地，图2A和2B的垂直型存储器件1100a和1100b被示出用于解释图1的附图标记10。具体地，图2A和2B可以是用于描述图1的地选择晶体管GST和存储单元MCI的图。除了蚀刻控制层406x和406的组成材料之外，图2A和2B可以彼此相同或相似。[0025]图2A和2B的垂直型存储器件1100a和1100b的每个可以包括沟道层454,沟道层454可以在衬底400上垂直地例如在方向z上延伸。衬底400可以与沟道层454正交地例如在x方向上或在y方向上）延伸。如图2A和2B中所示，沟道层454可以是用填充绝缘层456填充的柱型沟道层。沟道层454可以是中空的圆柱型沟道层。凹陷400r可以在衬底400中。沟道层454可以在凹陷400r中并可以接触衬底400。[0026]栅绝缘层448可以垂直地设置在衬底400上并在沟道层454的一侧。栅绝缘层448可以包括阻挡绝缘层447a、电荷存储层447b和隧道绝缘层447c。包括第一栅绝缘部分448a和第一替代栅电极464的地选择晶体管例如图1中所示的GST可以在沟道层妨4的一侧。第一替代栅电极464可以具有面对沟道层454的凹陷。[0027]蚀刻控制层（图2A中的406x，图2B中的406可以被提供。蚀刻控制层406x和406的每个可以在第一替代栅电极464上。在第一栅绝缘部分44¾的一侧，蚀刻控制层406x和406的每个可以相对于衬底400水平地（例如平行地）（在方向x上或在方向y上延伸。蚀刻控制层406x和406的每个可以通过第一开口460相对于衬底400被垂直地分开，第一开口460在一些实施方式中于此可以被称为第一肋槽460。第一替代栅电极464可以填充在蚀刻控制层406x和406的每个下方的第一肋槽460中。第一替代栅电极464可以包括例如钨W的金属层。第一替代栅电极464与所述第一栅绝缘部分448a的横向延伸部分的侧壁相邻。[0028]图2A的蚀刻控制层406x可以是包括N型杂质或P型杂质的多晶硅氧化物层。图2B的蚀刻控制层406可以是用碳、N型杂质或P型杂质掺杂的多晶硅层。凹陷侧槽446可以在蚀刻控制层406x和406的每个的下方。第一栅绝缘部分448a可以在凹陷侧槽446中。t〇〇29]可以由层间绝缘层420分开并且可以包括第二栅绝缘部分448b和第二替代栅电极妨6的存储单元图1的MCI可以在蚀刻控制层406x和406的每个上。[0030]在蚀刻控制层406x和406的每个上，层间绝缘层420可以相对于衬底400垂直地堆叠。层间绝缘层420可以由于第二开口462而彼此分开，第二开口462在一些实施方式中于此可以被称为第二肋槽462。图2A和2B的每个显示了仅一个存储单元，并且相应地，显示了仅两个层间绝缘层420和仅一个第二肋槽462。第二替代栅电极466可以填充在第二肋槽462中。第二替代栅电极466可以包括例如钨W的金属层。第二替代栅电极466的厚度T2可以与第一替代栅电极464的厚度T1相同。第一替代栅电极464和第二替代栅电极466的厚度T1和T2可以对应于沟道长度。[0031]如稍后将描述地，具有上述结构的垂直型存储器件1100a和1100b可以分别包括蚀刻控制层406x和406，从而可以允许沟道层454轻易地接触衬底400。因此，在垂直型存储器件1100a和1100b中，在沟道层454下方的硅外延层可以被省略。[0032]如稍后将描述地，根据本公开的垂直型存储器件1100a和1100b可以具有第一替代栅电极464的厚度沟道长度），其在制造工艺期间被调节，从而可以具有第一替代栅电极464和第二替代栅电极466的彼此相同的厚度。[0033]结果，如稍后将描述地，根据本公开的垂直型存储器件1100a和1100b的第一替代栅电极464和第二替代栅电极466可以同时形成，从而可以简化制造工艺并且可以降低器件制造成本。[0034]图3A和3B是根据本公开的方面的垂直型存储器件1100c和1100d的主要部分的剖面图。[0035]详细地，图3A和3B的垂直型存储器件1100c和1l〇〇d被示出用于解释图1的附图标记10。具体地，图3A和3B可以是用于描述图1的地选择晶体管GST和存储单元MCI的图。除了蚀刻控制层406x和406的组成材料之外，图3A和3B可以彼此相同。[0036]与图2A和2B的垂直型存储器件1100a和1100b相比，除了第一替代栅电极464T的厚度T3大于第二替代栅电极466的厚度T2之外，图3A和3B的垂直型存储器件1100c和ll〇〇d可以与垂直型存储器件1100a和1100b相同。当第一替代栅电极464T的厚度T3大于第二替代栅电极46e的厚度T2时，沟道层妨4和第一栅绝缘部分44Sa可以形成在蚀刻控制层406下方的凹陷侧槽446中。当沟道层妨4形成在凹陷侧槽446中时，可以改善地选择晶体管GST的特性。[0037]如有必要，第一替代栅电极464T的厚度T3可以小于第二替代栅电极466的厚度T2。结果，在根据本公开的垂直型存储器件1100c和llOOd中，第一替代栅电极464T的厚度T3可以不同于第二替代栅电极466的厚度T2。[0038]图4至I9是用于描述根据本公开的方面的垂直型存储器件及其制造方法的图。[0039]详细地，图1〇、11、I2和15是包括分别沿图16-19的线b-b截取的剖面的剖面图。此夕卜，图16-19是分别沿图1〇、11、12和15的线a-a截取的平面图。[0040]参照图4，提供可以包括单晶半导体材料的衬底400。衬底400可以是例如单晶硅衬底。单晶桂衬底可以指单晶娃晶片例如P型单晶桂晶片。[0041]如有必要，用作公共源线CSL的杂质区域未示出）例如N型杂质区域可以通过用N型杂质掺杂衬底4〇〇的表面区域而形成。杂质区域可以通过在衬底4〇〇的表面之下用N型杂质掺杂而形成。如有必要，形成为公共源线CSL的杂质区域可以通过在随后的工艺中用n型杂质选择性地掺杂隔离绝缘层之下的衬底表面而形成。[0042]垫绝缘材料层402a可以形成在衬底400上。垫绝缘材料层4〇2a可以包括氧化物层。衬底400可以被热氧化，或者氧化物膜可以通过化学气相沉积方法沉积以形成垫绝缘材料层4〇2a。塾绝缘材料层4〇2a可以被提供以抑制当随后形成的材料层直接接触衬底4〇〇时发生的应力。[0043]第一蚀刻控制材料层404a和第二蚀刻控制材料层如如可以顺序地形成在垫绝缘材料层4〇2a上。第一蚀刻控制材料层4〇4a和第二蚀刻控制材料层4〇6a的每个可以包括可以由一种蚀刻剂蚀刻的材料层例如多晶硅层。第一蚀刻控制材料层4〇4和第二蚀刻控制材料层406a可以包括相对于彼此具有蚀刻选择性的材料层。[0044]详细地，第一蚀刻控制材料层404a可以形成在垫绝缘材料层4〇23上。第一蚀刻控制材料层404a可以包括未用杂质掺杂的多晶硅层或用杂质或p型杂质掺杂的多晶硅N型杂质可以是磷P或砷ASj型杂质可以是硼⑻。=5]第二蚀刻控麵料层概呵以形成在第—蚀雛酣料层购上。第二蚀刻控制可以由獅于第—蚀織術觀购財蚀繼择麵材料職。第二蚀刻fe制材料层406a可以包括用碳、p型杂质型杂质掺杂的多晶硅层。=〇46]、例如，当第一蚀刻控制材料层仙如包括未用杂质渗杂的多晶娃层时分麵成层间绝缘材料层伽和讎材料层43_材料层411至415和431革亥=制i才料牲材料层伽和层间绝缘材料层料层430a的厚gT12相同。，成。弟—蚀刻控制材料层404a的厚度TU可以与牺牲材料由相对于层间绝缘材料层慨和单晶娃的每个具有蚀刻选成。在本实翁财，幢材料层伽可以傭麵化物层硅氧化物层。=〇5〇]紐删4的-些实施対巾，翻雜材料层411_5可⑽航傭重复堆萱的层的结构的顶部和底部上。牺牲材料层430a可以在随后的工艺中被去除，并且可以为每层限定其中将形成替代栅电极的部分。[0051]组成牺牲材料层430a和层间绝缘材料层420a的单独的材料层的数量可以等于或大于包括、在单位单元串中的存储单元和串选择晶体管的数量。在根据图4的一些实施方式中，为了方便起见，父替地堆叠在彼此之上的第一至第四牺牲材料层431至434和第一至第五层间绝缘材料层411至415被示出。[0052]当包括在一个单位单元串中的存储单元或串选择晶体管的数量大于组成牺牲材料层430a和层间绝缘材料层420a的单独的材料层的数量时，组成牺牲材料层43〇和层间绝缘材料层420a的更多单独的材料层可以被额外地堆叠。[0053]参照图5,光致抗蚀剂图案（未示出）可以形成在最上的层间绝缘材料层（图4的41¾上。接着，牺牲材料层（图4的430a、层间绝缘材料层（图4的42〇a、第二蚀刻控制材料层（图4的4〇6a和第一蚀刻控制材料层（图4的404a可以利用光致抗蚀剂图案作为蚀刻掩模被顺序蚀刻。[0054]因此，包括多个第一开口部分442的堆叠结构440可以如图5中所示地形成。在图5和以下附图中，为了方便起见，只有由图4的附图标记12表示的区域被示出以便更容易地描述本公开的技术精神。[0055]堆叠结构440可以包括牺牲层430、层间绝缘层420、第二蚀刻控制层406和第一蚀刻控制层404。所述多个第一开口部分442可以形成为在第二方向（方向y上成之字形。当第一开口部分442形成时，第二蚀刻控制材料层（图4的4〇6a和第一蚀刻控制材料层（图4的404a可以使用多晶硅蚀刻剂被蚀刻。因此，第一开口部分442可以均匀地形成。如有必要，第一开口部分442的底部可以形成为使得垫绝缘材料层4〇2a的表面不被暴露并且第一蚀刻控制层404的一部分可以保留。[0056]为了形成高度集成的垂直型存储器件，第一开口部分442可以构造为具有可以通过光学工艺形成的最小宽度。柱型沟道层或中空的圆柱型沟道层可以通过随后的工艺形成在第一开口部分442中。因此，第一开口部分442可以被称为沟道孔。第一开口部分442可以由于第二蚀刻控制材料层（图4的406a和第一蚀刻控制材料层图4的404a而容易地形成。[0057]参照图6,第一蚀刻控制层（图5的404被进一步蚀刻以形成延伸的第一开口部分44¾。接触第一开口部分442的第一蚀刻控制层（图5的404通过多晶硅蚀刻剂经由第一开口部分442被进一步蚀刻以形成延伸的第一开口部分442e。[OO58]因为第二蚀刻控制层（图5的406相对于第一蚀刻控制层（图5的404具有蚀刻选择性，所以延伸的第一开口部分442e可以通过容易地蚀刻第一蚀刻控制层（图5的404而形成。随着延伸的第一开口部分442e被形成，凹陷侧槽446凹陷侧表面槽可以形成在第二蚀刻控制层406下方以及在第一蚀刻控制层404的一侧。随着凹陷侧槽446被形成，第一蚀刻控制层404可以被改变为在延伸的第一开口部分442e处具有凹入侧的第一蚀刻控制层404r。[0059]第一开口部分442和延伸的第一开口部分442e可以由于第二蚀刻控制材料层（图4的406a和第一蚀刻控制材料层404a而容易地形成。因此，根据本公开，在随后的工艺中，接触衬底400的硅外延层可以从第一开口部分442和延伸的第一开口部分442e下方被省略。[0060]参照图7,栅绝缘层448和间隔物层450可以形成在第一开口部分442和延伸的第一开口部分442e中。栅绝缘层448可以包括在延伸的第一开口部分442e的内壁上的第一栅绝缘部分448a以及在第一开口部分442的内壁上的第二栅绝缘部分448b。换言之，如图7中所示，第二栅绝缘部分448b可以形成在第二蚀刻控制材料层406、层间绝缘层420和牺牲层430的内壁上。[0061]第一栅绝缘部分448a可以形成在凹陷侧槽446中。第一栅绝缘部分448a可以被包括在地选择晶体管中。第二栅绝缘部分448b可以被包括在存储单元或串单元晶体管中。[0062]栅绝缘层448可以包括阻挡绝缘层447a、电荷存储层447b和隧道绝缘层447c。阻挡绝缘层447a可以形成在第一开口部分442和延伸的第一开口部分442e的内壁上。阻挡绝缘层447a可以包括硅氧化物层。阻挡绝缘层447a可以通过化学气相沉积工艺形成。[0063]电荷存储层447b沿着阻挡绝缘层447a的表面形成。电荷存储层447b可以通过化学气相沉积法形成。电荷存储层447b可以通过沉积硅氮化物或金属氧化物形成。隧道绝缘层447c形成在电荷存储层447b的表面上。隧道绝缘层447c可以通过沉积硅氧化物或金属氧化物形成。[0064]接着，间隔物层450可以在第一开口部分442和延伸的第一开口部分442e的长度上形成在隧道绝缘层447c上。间隔物层450可以由相对于栅绝缘层448具有蚀刻选择性的材料形成。间隔物层450可以包括多晶硅层。间隔物层450可以在随后的工艺中保护栅绝缘层448。[0065]参照图8,在第一开口部分442和延伸的第一开口部分442e的底部处的栅绝缘层图7的448和垫绝缘材料层（图7的402a通过使用间隔物层450作为蚀刻掩模被蚀刻。[0066]因此，第一开口部分442和延伸的第一开口部分442e可以暴露衬底400的表面。此夕卜，凹陷400r可以通过充分地蚀刻垫绝缘材料层402a而形成在衬底400中，并且垫绝缘材料层402a可以是暴露衬底400的垫绝缘层402。[0067]参照图9,在第一开口部分442和延伸的第一开口部分442e的侧壁上的间隔物层图8的450可以被去除。间隔物层450可以用多晶硅蚀刻剂去除。[0068]初始沟道层452可以形成在第一开口部分442和延伸的第一开口部分442e中的栅绝缘层448上。初始沟道层452可以接触衬底400。初始沟道层452也可以形成在衬底400的凹陷400r中。初始沟道层452可以包括硅层。初始沟道层452可以包括单晶硅层或多晶硅层。[0069]参照图10和16,沟道层454可以通过修整初始沟道层452形成。沟道层454可以是垂直型存储器件的有源区。修整工艺可以是蚀刻初始沟道层452的一部分的工艺。通过修整工艺，沟道层454可以均匀地形成在第一开口部分442和延伸的第一开口部分442e的内壁上的栅绝缘层448上以及衬底400的底部上。修整工艺是可选的工艺，并且如有必要可以不被执行。[0070]接着，填充绝缘层456可以形成在第一开口部分442中的沟道层454上。填充绝缘层456可以由氧化物层形成。填充绝缘层456可以形成为使地选择晶体管、存储单元等彼此绝缘。因此，沟道层454可以是具有用填充绝缘层456填充的内部第一开口部分442的圆柱形柱。[0071]参照图11和图17,牺牲层430、层间绝缘层420、第二蚀刻控制层406、凹入的第一蚀刻控制层404i和垫绝缘层402可以通过光刻工艺被顺序地蚀刻以形成第二开口部分458。随着第二开口部分458被形成，凹入的第一蚀刻控制层404r、牺牲层430、层间绝缘层420和第二蚀刻控制层406可以为了衬底400上的每个区域被划分。[0072]第二开口部分458稍后可以用绝缘层来填充，从而可以是分隔区域。随着第二开口部分458被形成，凹入的第一蚀刻控制层404r和牺牲层430可以通过随后的工艺被去除以形成替代栅电极。虽然为了方便起见，图11和17示出了形成在两个沟道层454之间的第二开口部分458，但如有必要，第二开口部分458可以形成在比两个更多的沟道层454之间。[0073]参照图12和18,连接到第二开口部分458的侧翼的第一肋槽460可以通过凭借湿蚀刻工艺去除由第二开口部分458暴露的凹入的第一蚀刻控制层404i而形成。凹入的第一蚀刻控制层404r可以用多晶硅蚀刻剂被蚀刻。[0074]因为凹入的第一蚀刻控制层4041与第二蚀刻控制层406相比具有蚀刻选择性，所以凹入的第一蚀刻控制层404r可以通过使用多晶硅蚀刻剂被容易地去除。[0075]参照图13和14,如图13中所示，氧化了的第二蚀刻控制层406x通过氧化由第二开口部分4明和第一肋槽460暴露的第二蚀刻控制层406形成。氧化了的第二蚀刻控制层406X可以由包括碳、N型杂质或P型杂质的多晶硅氧化物层形成。[0076]接着，如图14中所示，连接到第二开口部分458的侧翼的第二肋槽462通过凭借湿蚀刻工艺去除由第二开口部分458暴露的牺牲层430而形成在层间绝缘层420的上表面上。如上所讨论地，图14的剖面图示出图4的部分12,并且在去除了的牺牲层430上方的可以是第二层间绝缘层420。当执行这样的去除工艺时，在第一方向例如z方向上延伸的层间绝缘层4加形成在沟道层4¾上的栅绝缘层448上。通过随后的工艺，地选择晶体管和存储单元可以分别形成在第一肋槽460和第二肋槽462中。[0077]参照图15和19,第一替代栅电极464和第二替代栅电极466形成在阻挡绝缘层447a的一侧上以分别填充第一肋槽460和第二肋槽462。为了使第一替代栅电极464和第二替代栅电极466无空隙地填充第一肋槽460和第二肋槽462,具有优良台阶覆盖特性的导电材料可以被使用以形成第一替代栅电极464和第二替代栅电极466。第一替代栅电极464和第二替代栅电极466的每个可以包括金属层例如钨W。[0078]如上所述，在根据图15和19的一些实施方式中，替代栅电极464和466可以通过栅极替换工艺形成，在该工艺中限定其中将形成栅电极的区域的第一肋槽460和第二肋槽462用导电材料填充。因为第一蚀刻控制材料层404a的厚度T11在前述制造工艺期间形成为与牺牲材料层430a的厚度H2相同，所以第一替代栅电极464的厚度T1可以与第二替代栅电极466的厚度T2相同。[0079]当第一替代栅电极464的厚度T1构造为与第二替代栅电极466的厚度T2相同时，第一替代栅电极464和第二替代栅电极466可以通过一个工艺同时形成。因此，可以简化制造工艺，并且可以降低器件制造成本。[0080]如有必要，用作公共源线CSL的杂质区域未示出）可以形成在由第二开口部分458暴露的衬底400中。杂质区域可以通过在衬底400的表面下方用N型杂质掺杂而形成。接着，隔离绝缘层470可以通过在第二开口部分458中形成绝缘材料而形成。[0081]图20和21是用于描述根据本公开的方面的垂直型存储器件及其制造方法的剖面图。[0082]详细地，当与图4至19比较时，除了第二蚀刻控制层406不被氧化之外，图20和21可以与图4至19相同。因此，第二蚀刻控制层406可以包括用碳、P型杂质或N型杂质掺杂的多晶硅层。[0083]首先，图4至12的制造工艺可以被执行。因此，如图20中所示，连接到第二开口部分4f58的侧翼的第一肋槽460可以形成在第二蚀刻控制层406下方、在衬底400上形成的沟道层妨4的一侧。第一肋槽你0通过用多晶娃蚀刻剂去除凹入的第一蚀刻控制层4〇4r而获得。[0084]接着，由第二开口部分458暴露的牺牲层430通过湿蚀刻工艺被去除，从而连接到第二开口部分4明的侧翼的第二肋槽妨2形成在层间绝缘层420上。当执行这样的工艺时，在第一方向上延伸的层间绝缘层420形成在沟道层454上的栅绝缘层448上。[0085]如图21中所示，第一替代栅电极妨4和第二替代栅电极466形成在阻挡绝缘层447a的一侧上以分别填充第一肋槽460和第二肋槽462。接着，隔离绝缘层470可以通过在第二开口部分458中形成绝缘材料而形成。[0086]图22是用于描述根据本公开的方面的垂直型存储器件及其制造方法的剖面图。[0087]详细地，当与图4至19比较时，除了第—替代栅电极464T的厚度13形成为大于第二替代栅电极466的厚度T2之外，图22可以与图4至19相同。[0088]首先，如图4中所示，垫绝缘材料层4〇2a、第一蚀刻控制材料层4〇4a和第二蚀刻控制材料层406a形成在衬底400上。分别组成层间绝缘材料层420a和牺牲材料层430a的材料层411至415和431至434多次交替地重复地堆叠在第二蚀刻控制材料层4〇如上。在这样的制造工艺中，第一蚀刻控制材料层404a的厚度T11可以形成为大于牺牲材料层430a的厚度T12。_9]接着，执行图5至15的制造工艺。因此，如图22中所示，第一替代栅电极464T的厚度T3可以形成为大于第二替代栅电极466的厚度T2。此外，沟道层454可以形成为延伸到第二蚀刻控制层406x下方的一部分。[0090]图23是用于描述根据本公开的方面的垂直型存储器件及其制造方法的剖面图。[0091]详细地，当与图4至19比较时，除了第一替代栅电极464T的厚度13形成为大于第二替代栅电极4明的厚度T2并且第二蚀刻控制层406不被氧化之外，图23可以与图4至19相同。此外，当与图22比较时，除了第二蚀刻控制层406不被氧化之外，图23可以与图22相同。。[0092]首先，如图4中所示，垫绝缘材料层4〇2a、第一蚀刻控制材料层4〇4a和第二蚀刻控制材料层4〇6a形成在衬底400上。分别组成层间绝缘材料层42〇a和牺牲材料层430a的材料层411至415和4幻至4¾多次交替地重复地堆叠在第二蚀刻控制材料层4〇6上。在这样的制造工艺中，第一蚀刻控制材料层404a的厚度形成为大于牺牲材料层43〇a的厚度n2。[0093]接着，执行图5至19的制造工艺。然而，不执行图I3中所示的氧化第二蚀刻控制材料层4〇6a的工艺。因此，如图23中所示，第一替代栅电极464T的厚度T3可以形成为大于第二替代栅电极4册的厚度T2。沟道层454可以形成为延伸到第二蚀刻控制层4〇6下方的一部分。此外，因为第二蚀刻控制层406不被氧化，所以第二蚀刻控制层406可以包括用碳、p型杂质或N型杂质掺杂的多晶硅层。''[0094]图24是用于描述根据本公开的方面的垂直型存储器件^⑽的示意框图。[0095]详细地，根据一实施方式的垂直型存储器件1100可以包括存储单元阵列820、驱动电路830、读写电路840和控制电路850。[0096]上述存储单元阵列82〇可以包括多个存储单元，并且所述多个存储单元可以被布置成多个行和列。包括在存储单元阵列820中的存储单元可以经由字线WL、公共源线CSL、串选择线SSL、地选择线GSL等连接到驱动电路830,并且可以经由位线BL连接到读写电路840〇[0097]在实施方式中，布置在相同行中的多个存储单元可以连接到相同的字线WL，布置在相同列中的多个存储单元可以连接到相同的位线BL。[0098]在实施方式中，包括在存储单元阵列820中的多个存储单元可以被划分为多个存储块。每个存储块可以包括多条字线WL、多条串选择线SSL、多条地选择线GSL、多条位线BL和至少一条公共源线CSL。驱动电路830和读写电路840可以由控制电路850操作。[0099]在实施方式中，驱动电路830可以从外部接收地址信息，并且可以通过解码接收到的地址信息而选择连接到存储单元阵列820的字线WL、公共源线CSL、串选择线SSL和地选择线GSL中的至少一些。驱动电路830可以包括用于字线WL、串选择线SSL和公共源线CSL的每条的驱动电路。[0100]根据从控制电路850接收到的命令，读写电路840可以选择连接到存储单元阵列820的位线BL中的至少一些。读写电路840可以读取存储在连接到所述选择的至少一些位线BL的存储器单元中的数据，或者可以将数据写入到连接到所述选择的至少一些位线BL的存储单元。读写电路840可以包括诸如页缓冲器、输入输出缓冲器和数据锁存器的电路以便执行上述操作。[0101]控制电路850可以响应从外部发送的控制信号CTRL而控制驱动电路830和读写电路840的操作。当存储在存储单元阵列820中的数据被读取时，控制电路850可以控制驱动电路830的操作以将用于执行读取操作的电压供应到其中存储将要读取的数据的字线WL。当用于执行读取操作的电压被供应到特定字线WL时，控制电路85〇可以控制读写电路840以读取存储在连接到供应有用于执行读取操作的电压的字线WL的存储单元中的数据。[0102]当数据被写入到存储单元阵列820时，控制电路850可以控制驱动电路830的操作以将用于执行写入操作的电压供应到其中将要写入数据的字线WL。当用于执行写入操作的电压被供应到特定字线WL时，控制电路850可以控制读写电路糾0以将数据记录到连接到供应有用于执行写入操作的电压的字线WL的存储单元。[0103]根据本公开的垂直型存储器件具有开口部分、层间绝缘材料层和牺牲材料层，所述开口部分被用作沟道孔、通过顺序地蚀刻形成在衬底上的并具有蚀刻选择性的两个蚀刻控制材料层而形成。根据本公开的垂直型存储器件可以具有由于蚀刻控制材料层而可靠地形成的暴露衬底的开口部分，从而可以不具有通过选择性外延生长法形成在衬底的下部分处的开口部分中的硅外延层。[0104]此外，根据本公开的垂直型存储器件可以具有用在地选择晶体管中的第一替代栅电极的厚度沟道长度），所述厚度通过调节形成在衬底上的蚀刻控制材料层的厚度来调节，从而可以具有第一替代栅电极和用在存储单元中的第二替代栅电极的彼此不同的厚度。[0105]此外，当第一替代栅电极和用在存储单元中的第二替代栅电极的厚度彼此相同时，根据本公开的垂直型存储器件可以具有同时形成的第一替代栅电极和第二替代栅电极，从而可以使制造工艺被简化以及器件制造成本被降低。[0106]虽然已经参照本公开的实施方式具体显不并描述了本公开的方面，但它们是为了说明的目的而被提供，并且本领域普通技术人员将理解，可以在此作出形式和细节上的各种各样的改变。前述实施方式可以仅作为一种实施方式被实现，或者可以通过组合一种或更多种实施方式被实现。[0107]因此，本公开的技术范围不被解释为限于在此示出的一种或更多种实施方式。上述实施方式应在每个方面以描述性的意义来考虑，并非为了限制的目的。本公开的真实技术范围参照所附权利要求被限定。[0108]本申请要求2016年8月5日向韩国知识产权局提交的韩国专利申请第10-2016-0100125号的权益，其公开通过引用全文合并于此。

权利要求：1.一种垂直型存储器件，包括：沟道层，在衬底上垂直地延伸；地选择晶体管，在所述衬底上在所述沟道层的一侧，所述地选择晶体管包括第一栅绝缘部分和第一替代栅电极；蚀刻控制层，在所述第一替代栅电极上；以及存储单元，在所述蚀刻控制层上，所述存储单元包括第二栅绝缘部分和第二替代栅电极。2.如权利要求1所述的垂直型存储器件，其中所述蚀刻控制层包括用碳、N型杂质或P型杂质惨杂的多晶娃层。3.如权利要求1所述的垂直型存储器件，其中所述蚀刻控制层包括包含碳、N型杂质或P型杂质的多晶硅氧化物层。4.如权利要求1所述的垂直型存储器件，其中所述第一替代栅电极的厚度与所述第二替代栅电极的厚度相同。5.如权利要求1所述的垂直型存储器件，其中在所述第一替代栅电极中的凹陷侧槽在所述蚀刻控制层下方，并且所述第一栅绝缘部分在所述凹陷侧槽中。6.如权利要求1所述的垂直型存储器件，其中所述第一替代栅电极的厚度大于所述第二替代栅电极的厚度。7.如权利要求6所述的垂直型存储器件，其中在所述第一替代栅电极中的凹陷侧槽在所述蚀刻控制层下方，并且所述沟道层和所述第一栅绝缘部分在所述凹陷侧槽中。8.如权利要求1所述的垂直型存储器件，其中所述第一替代栅电极与所述第一栅绝缘部分的横向延伸部分的侧壁相邻。9.如权利要求1所述的垂直型存储器件，其中所述沟道层具有用填充绝缘层填充的内部开口部分。10.如权利要求1所述的垂直型存储器件，其中所述衬底包括凹陷，并且其中所述沟道层垂直地延伸到所述凹陷中并接触所述衬底。11.一种垂直型存储器件，包括：沟道层，在衬底上垂直地延伸；栅绝缘层，在所述沟道层的一侧，所述栅绝缘层在所述衬底上垂直地延伸；蚀刻控制层，在所述栅绝缘层的一侧，所述蚀刻控制层相对于所述衬底水平地延伸并通过第一开口相对于所述衬底垂直地分开；第一替代栅电极，在所述蚀刻控制层下方的所述第一开口中；多个层间绝缘层，所述多个层间绝缘层相对于所述衬底垂直地堆叠在所述蚀刻控制层上并且由于多个第二开口而彼此分开;以及第二替代栅电极，在所述多个第二开口的每个中。12.如权利要求11所述的垂直型存储器件，其中所述蚀刻控制层包括多晶硅氧化物层或用杂质掺杂的多晶硅层。13.如权利要求11所述的垂直型存储器件，其中所述第一替代栅电极的厚度与所述第二替代栅电极的厚度相同。14.如权利要求11所述的垂直型存储器件，其中面对所述沟道层的凹陷侧槽在所述蚀刻控制层下方，并且所述栅绝缘层在所述凹陷侧槽中。15.如权利要求11所述的垂直型存储器件，其中所述第一替代栅电极的厚度大于所述第二替代栅电极的厚度，面对所述沟道层的凹陷侧槽在所述蚀刻控制层下方，并且所述沟道层和所述栅绝缘层在所述凹陷侧槽中。16.—种垂直型存储器件，包括：在衬底上垂直地延伸的沟道层；在所述衬底上的垫绝缘材料层；在所述垫绝缘材料层上方的蚀刻控制层；在所述沟道层的一侧的栅绝缘层，所述栅绝缘层在所述蚀刻控制层的壁上垂直地延伸并水平地延伸到所述蚀刻控制层与所述垫绝缘材料层之间的凹陷中；以及第一替代栅电极，在所述蚀刻控制层与所述垫绝缘材料层之间的所述栅绝缘层的壁上。17.如权利要求16所述的垂直型存储器件，还包括：多个层间绝缘层，所述多个层间绝缘层相对于所述衬底垂直地堆叠在所述蚀刻控制层上并通过多个第二替代栅电极彼此分开。18.如权利要求17所述的垂直型存储器件，其中所述第一替代栅电极的厚度小于所述多个第二替代栅电极的共同厚度。19.如权利要求16所述的垂直型存储器件，其中所述蚀刻控制层包括多晶硅氧化物层或用杂质掺杂的多晶硅层。20.如权利要求16所述的垂直型存储器件，其中所述垂直型存储器件在所述沟道层下方没有硅外延层。

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