申请/专利权人：德州仪器公司

申请日：2016-12-28

公开（公告）日：2022-08-09

公开（公告）号：CN108352324B

主分类号：H01L21/335

分类号：H01L21/335;H01L21/20;H01L29/772

优先权：["20151228 US 14/981,348"]

专利状态码：有效-授权

法律状态：2022.08.09#授权;2018.11.30#实质审查的生效;2018.07.31#公开

摘要：在所描述实例中，一种制造用于族IIIA‑N晶体管的外延堆叠的方法100包含在沉积系统的沉积腔室中在衬底上沉积102至少一个族IIIA‑N缓冲层。随后将至少一个族IIIA‑N顶盖层沉积103于第一族IIIA‑N缓冲层上。在从所述顶盖层沉积的沉积温度的冷却期间，供应到所述沉积腔室的气体混合物包含NH3和至少一种其它气体。所述气体混合物在所述沉积腔室中提供相对于所述顶盖层为非蚀刻性的环境，以使得在所述顶盖层的表面处：a且b大于2nm深的凹点的凹点密度小于每平方μm10个凹点，其中平均凹点直径小于0.05μm。

主权项：1.一种制造族IIIA-N晶体管的方法，其包括：在沉积系统的沉积腔室中在衬底上以第一温度沉积至少第一族IIIA-N缓冲层，以及在所述沉积系统的所述沉积腔室中在所述第一族IIIA-N缓冲层上以小于或等于所述第一温度的第二温度沉积至少一个族IIIA-N表面顶盖层，接着使用冷却工艺冷却所述衬底，所述冷却工艺将气体混合物提供到所述沉积腔室，直到冷却温度，在所述冷却温度处所述沉积腔室被排放，所述气体混合物包含NH3及至少一种其它气体，所述至少一种其它气体包含按体积计至多40％的H2，其中所述气体混合物在所述沉积腔室中提供相对于所述顶盖层为非蚀刻性的环境，以使得在所述顶盖层的表面处：i均方根rms粗糙度且ii大于2nm深的凹点的凹点密度小于每平方μm10个凹点，其中平均凹点直径小于0.05μm；在所述族IIIA-N表面顶盖层上形成栅极介电层；在所述栅极介电层上形成金属栅极电极；以及形成具有到所述族IIIA-N表面顶盖层的源极触点的源极以及具有到所述族IIIA-N表面顶盖层的漏极触点的漏极。

全文数据：用于族MIA-N装置的非蚀刻性气体冷却外延堆叠技术领域[0001]本公开涉及族IIIA-N例如，GaN场效应晶体管FET，且更具体地说涉及用于此类ΪΈΤ的缓冲层。背景技术[0002]氮化镓GaN为常用的族IIIA-N材料，其中族IIIA元素例如Ga、硼、错、铟和铭有时也被称作族13元素。GaN为具有纤维锌矿Wurtzite晶体结构的二元IIIAV直接带隙半导体。其在室温下的3.4eV的相对较宽带隙（对比硅的I.IeV使其具有用于光学电子、大功率装置和高频电子装置中的广泛多种应用的具体特性。[0003]由于GaN和硅具有显著的热膨胀系数失配，因此缓冲层常用于硅衬底与GaN层之间以用于应变管理。此缓冲技术形成通常用于高电子迀移率晶体管HEMT也被称作异质结构FETHFET或掺杂调变的FETMODFET装置的大部分硅上GaNGaN-on-Si的基础，所述掺杂调变的FET装置为场效应晶体管，并入有具有不同带隙的两种材料之间的接合点（即异质结作为代替掺杂区域的沟道对于MOSFET通常为此情况）。用于此类装置的一些缓冲布置使用超晶格结构或递变缓冲结构。[0004]GaN顶盖层沉积在沉积至少一个缓冲层之后。常规的缓冲层和顶盖层沉积工艺在从其对应的沉积温度的冷却期间使用NH3和H2t3H2体积流率大体上为NH3体积流率的若干倍。发明内容[0005]在所描述实例中，一种制造用于族IIIA-N晶体管的外延堆叠的方法包含在沉积系统的沉积腔室中在衬底上沉积至少一个族IIIA-N缓冲层。随后将至少一个族IIIA-N顶盖层沉积于第一族IIIA-N缓冲层上。在从所述顶盖层沉积的沉积温度的冷却期间，供应到所述沉积腔室的气体混合物包含NH3和至少一种其它气体。所述气体混合物在所述沉积腔室中提供相对于所述顶盖层为非蚀刻性的环境，以使得在所述顶盖层的表面处：（a均方根rms粗糙度2nm深的凹点的凹点密度小于（〈每平方μπι10个凹点，其中平均凹点直径小于〈〇·〇5μι。附图说明[0006]图1是根据实例实施例的制造包含用于功率族IIIA-N晶体管的至少一个低疵点密度顶盖层的外延层堆叠的实例方法中的步骤的流程图。[0007]图2是根据实例实施例的包含在其上具有低疵点密度顶盖层的族IIIA-N缓冲层的实例装置堆叠的截面绘图。[0008]图3Α是根据实例实施例的外延层堆叠具有低疵点密度顶盖层的实例耗尽型高电子迀移率晶体管HEMT的截面视图。[0009]图3Β是根据实例实施例的外延层堆叠具有低疵点密度顶盖层的具有常闭栅极的实例增强型HEMT的截面视图。[0010]图3C是包含均在缓冲堆叠上的相同低疵点密度顶盖层上的图3A中所示的耗尽型HEMT功率装置和图3B中所示的增强型HEMT的实例IC的截面视图。具体实施方式[0011]图式未必按比例绘制。在图式中，相同参考编号表示类似或等效元件。一些图解说明的动作或事件可与其它动作或事件以不同顺序和或同时发生。此外，实施根据本说明书的方法可能不需要一些图解说明的动作或事件。[0012]实例实施例认识到，在族IIIA-N装置的外延族IIIA-N顶盖层之后的冷却期间供应到沉积腔室的常规的NH3和H2气体混合物在冷却之后在顶盖层中产生凹点，在可能在发生优先蚀刻的后续蚀刻清洁之后可能恶化。H2可能侵蚀族IIIA-N顶盖层例如GaN或AlGaN，从而产生凹点。顶盖层中的疵点（例如凹点）使在功率晶体管中产生疵点，且如果其以足够高密度存在，则可能导致装置故障。[0013]在所描述实例中，顶盖层沉积在于衬底上沉积至少一个缓冲层之后，使用冷却工艺，所述冷却工艺使用包含NH3和至少一种其它气体的供应的气体混合物，其中所述气体混合物在沉积腔室中提供相对于第一族IIIA-N层为非蚀刻性的环境。如本文所使用，“非蚀刻性”是指顶盖层的所得表面具有::a2nm深的凹点层的凹点密度，其中平均凹点直径小于〈0·05μπι。一个实例使用在冷却期间仅含有ΝΗ3和Ν2的气体混合物。[0014]图1是根据实例实施例的制造包含用于族IIIA-N功率晶体管的低疵点密度顶盖层的外延层堆叠的实例方法100中的步骤的流程图。可使用金属有机化学气相沉积MOCVD系统、分子束外延MBE系统或氢化物气相外延HVPE系统在单次程序中外延沉积所有对应的缓冲和族IIIA-N顶盖层。[0015]步骤101包括去除如果存在衬底例如，晶片）的表面上的原生氧化物。所述衬底可包括蓝宝石、硅或碳化硅SiC。[0016]步骤102包括在沉积系统的沉积腔室中使用大体上为1050°C到1300°C的沉积温度将至少第一族IIIA-N缓冲层沉积于衬底上。缓冲层可为1微米至10微米厚。本文中所描述的族IIIA-N缓冲层和顶盖层可由通式AlxGaylnl-x-yN表示，其中0〈x2nm深的凹点层的凹点密度，其中平均凹点直径小于2nm深的凹点层的凹点密度，其中平均凹点直径小于〈0.〇5μπι。在此实施例中，族IIIA-N顶盖层230’可包括夹在最顶部第一GaN层230c与位于第二族IIIA-N缓冲层220b上的最底部第二GaN层230a之间的AlGaN层230b。最顶部GaN层230c和最底部GaN层230a大体上各自具有lx1015cm-3与lx1018cm-3之间的掺杂浓度。掺杂剂可包含碳、镁、硅或锌，或此类掺杂剂的组合。[0027]HEMT功率装置300可为离散装置，或IC上的许多装置中的一个。更一般地说，族IIIA-N顶盖层230’可包含611_^11厶161厶111^、1116~以及厶11116~中的一或多个。如上文所描述，族IIIA-N层可包含其它族IIIA元素，例如B，且N可部分地由P、As或Sb替代，且还可含有任选掺杂剂。在另一特定实例中，族11IA-N顶盖层230’可包括AlxGayN层或InxAlyN层顶部上的GaN层。另一具体实例为族IIIA-N顶盖层230’，三层堆叠可包括AlGaN上的InAlN上的GaN。[0028]HEMT功率装置300包含源极241、漏极242以及栅极电极240。栅极电极240位于源极241与漏极242之间，比漏极242更接近源极241。源极241、漏极242和栅极电极240可由金属和或金属氮化物形成，但实例实施例不限于此。[0029]图3B是根据实例实施例的具有常闭栅极的实例增强型HEMT功率装置350的截面视图，其具有在展示为衬底210上的缓冲层堆叠220的缓冲层上的族IIIA-N顶盖层230’。族IIIA-N顶盖层230’为低疵点密度顶盖层，其中族IIIA-N顶盖层230’的表面具有：（a2nm深的凹点层的凹点密度，其中平均凹点直径小于（〈0.05μπι。在此实施例中，栅极电极为与族IIIA-N顶盖层230c例如，GaN层直接接触的ρ掺杂栅极电极245展示为p-GATEELECTRODE。图3C是包含均使用相同顶盖层和缓冲堆叠的图3A中所示的耗尽型HEMT功率装置300和图3B中所示的增强型HEMT的实例IC380的截面视图。[0030]实例实施例进一步由以下实例说明。[0031]针对使用NH3N2顶盖层冷却形成的Si衬底上的顶盖层相较针对顶盖层冷却的使用NH3H2气体混合物形成的已知顶盖层来采集AFM数据。在一个实例中，NH3N2流量比为1:10，NH3的流量范围为2至20升分钟，且N2的范围为50至150升分钟。根据来自若干不同程序的晶片的数据，沉积时，使用所描述的NH3N2顶盖层冷却处理的晶片一致地未表现出表面凹点。相比之下，依据来自若干不同程序的晶片的数据，使用已知NH3H2顶盖层冷却处理的晶片一致地表现出大小在IOnm到200nm范围内的每cm2的表面凹点IX1010〇[0032]还发现在后续蚀刻清洁之后顶盖层中的凹点可能恶化，其中在疵点部位发现发生优先蚀刻。具有来自NH3N2冷却顶盖层工艺的顶盖层以及使用针对顶盖层冷却的N2H2气体混合物形成的已知顶盖层的晶片经提交用于两组清洁工艺。针对两种顶盖层工艺对晶片执行AFM分析。针对具有来自NH3N2冷却顶盖层的顶盖层的晶片，凹点的深度在沉积时为约0.7nm至lnm，其在两组清洁工艺之后保持在约0.7nm至lnm。针对具有来自已知NH3N2冷却工艺的顶盖层的晶片，凹点的深度在沉积时为约Inm至3nm，其在两组清洁工艺之后增加至丨J6nm至10nm。[0033]获得高温反向偏压HTRBHEMT装置数据，其中顶盖层包括GaN，且缓冲层包括使用N2NH3顶盖层冷却形成的AlGaN以及使用已知NH3H2顶盖层冷却形成的控制GaN顶盖层。[0034]由于GaN顶盖层凹点，HTRB故障与安全性故障相关联。具有使用已知N2H2顶盖层冷却形成的控制GaN顶盖层的HEMT具有5%至10%的老化故障率，而具有使用NH3N2顶盖层冷却形成的GaN顶盖层的HEMT具有〈2%HTRB故障的故障率。[0035]实例实施例可用于形成半导体管芯，所述半导体裸片可集成到多种组件流中以形成多种不同装置和相关产品。半导体裸片中可包含各种元件和或其上可包含各种层，包含势垒层、介电层、装置结构、有源元件和无源元件，包含源极区域、漏极区域、位线、基极、发射级、集极、导电线路和导电通孔。此外，半导体裸片可由多种工艺形成，包含双极、绝缘栅双极晶体管（IGBT、CMOS、BiCMOS和MEMS。[0036]在所描述的实施例中可能进行修改，且其它实施例在权利要求的范围内为可能的。

权利要求：1.一种制造用于族IIIA-N晶体管的外延堆叠的方法，所述方法包括：在沉积系统的沉积腔室中在衬底上沉积至少第一族IIIA-N缓冲层，以及在所述沉积系统的所述沉积腔室中在所述第一族IIIA-N缓冲层上沉积至少一个族IIIA-N表面顶盖层顶盖层），接着进行2nm深的凹点的凹点密度小于〈每平方μπι10个凹点，其中平均凹点直径小于（〈0·〇5μπι。2.根据权利要求1所述的方法，其中在所述沉积所述族IIIA-N顶盖层之前沉积所述第一族IIIA-N缓冲层，接着进行所述冷却工艺。3.根据权利要求1所述的方法，其中所述沉积系统包括金属有机化学气相沉积MOCVD系统、分子束外延MBE系统，或氢化物气相外延HVPE系统。4·根据权利要求1所述的方法，其中所述族IIIA-N顶盖层的厚度为3nm至50nm〇5.根据权利要求1所述的方法，其中所述族IIIA-N缓冲层和所述顶盖层均包括GaN或AlGaN06.根据权利要求1所述的方法，其中所述衬底包括蓝宝石、硅或碳化硅SiC。7.根据权利要求1所述的方法，其中所述气体混合物由NdPNH3构成。8.根据权利要求1所述的方法，其进一步包括：在所述顶盖层上形成栅极介电层；在所述栅极介电层上形成金属栅极电极，以及形成具有到所述顶盖层的源极触点的源极以及具有到所述顶盖层的漏极触点的漏极。9.根据权利要求1所述的方法，其中所述气体混合物不包括H2。10.—种功率晶体管装置，其包括：衬底；至少第一族IIIA-N缓冲层，其位于所述衬底上，以及至少一个族IIIA-N表面顶盖层顶盖层），其位于所述第一族IIIA-N缓冲层上，其中所述顶盖层的表面具有：的均方根rms粗糙度；以及⑹小于〈每平方μπι10个凹点的大于2nm深的凹点层的凹点密度，其中平均凹点直径小于0.05μπι;源极，其具有到所述顶盖层的源极触点，以及漏极，其具有到所述顶盖层的漏极触点，以及栅极电极，其位于所述顶盖层上的栅极介电质上。11.根据权利要求10所述的功率晶体管装置，其中所述衬底包括蓝宝石、硅或碳化硅SiC012.根据权利要求10所述的功率晶体管装置，其中所述第一族IIIA-N缓冲层和所述顶盖层均包括GaN或AlGaN。13.根据权利要求10所述的功率晶体管装置，其中所述功率晶体管装置包括高电子迀移率晶体管HEMT。14.根据权利要求10所述的功率晶体管装置，其中所述顶盖层的厚度为3nm至50nm。15.根据权利要求10所述的功率晶体管装置，其中所述顶盖层包括沉积族IIIA-N三层堆叠，包含夹在第一GaN层与第二GaN层之间的AlGaN层，其中所述第一GaN层和所述第二GaN层均具有之间的掺杂浓度。16.根据权利要求10所述的功率晶体管装置，其中所述第一族IIIA-N缓冲层包括AlN上的GaN，且其中所述顶盖层包括AlGaN。17.根据权利要求10所述的功率晶体管装置，其中所述功率晶体管装置包含均在所述第一族IIIA-N缓冲层上的至少一个增强型高电子迀移率晶体管HEMT和至少一个耗尽型HEMT0

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