申请/专利权人：长鑫存储技术有限公司

申请日：2018-05-28

公开（公告）日：2023-10-20

公开（公告）号：CN108511013B

主分类号：G11C11/4078

分类号：G11C11/4078;G11C11/4094;G11C7/12

优先权：

专利状态码：有效-授权

法律状态：2023.10.20#授权;2018.10.26#专利申请权的转移;2018.10.09#实质审查的生效;2018.09.07#公开

摘要：本发明实施例公开了一种ZQ校准电路的驱动电路及驱动方法，ZQ校准电路用于对动态随机存取存储器的DQ端进行ZQ校准，包括：参考上拉电阻单元，与参考电阻在第一节点连接以向第一节点提供电压，用于确定参考上拉校准码；第一上拉电阻单元，与电源电压连接，第一上拉电阻单元接收参考上拉校准码，以确定第一上拉电阻单元的电阻；以及第一下拉电阻单元，接地，与第一上拉电阻单元在第二节点连接，以向第二节点提供电压，第一下拉电阻单元用于根据第一上拉电阻单元的电阻确定第一下拉校准码；第一上拉电阻单元和第一下拉电阻单元构成ZQ驱动模块，ZQ驱动模块与DQ端的驱动电路的布局相同，参考上拉电阻单元与第一上拉电阻单元的布局相同。

主权项：1.一种ZQ校准电路的驱动电路，所述ZQ校准电路用于对动态随机存取存储器的DQ端进行ZQ校准，其特征在于，所述驱动电路包括：参考上拉电阻单元，与接地的参考电阻在第一节点连接以向所述第一节点提供电压，用于根据所述参考电阻确定参考上拉校准码；第一上拉电阻单元，与电源电压连接，所述第一上拉电阻单元接收所述参考上拉电阻单元确定的参考上拉校准码，以根据所述参考上拉校准码确定所述第一上拉电阻单元的电阻；以及第一下拉电阻单元，所述第一下拉电阻单元的第一端接地，所述第一下拉电阻单元的第二端与所述第一上拉电阻单元在第二节点连接，以向所述第二节点提供电压，所述第一下拉电阻单元用于根据所述第一上拉电阻单元的电阻确定第一下拉校准码；其中，所述第一上拉电阻单元和所述第一下拉电阻单元构成ZQ驱动模块，所述ZQ驱动模块的布局与所述DQ端的驱动电路的布局相同，且所述参考上拉电阻单元与所述第一上拉电阻单元的布局相同；所述DQ端的驱动电路包括多个驱动单元，所述驱动单元包括串联的DQ上拉电路和DQ下拉电路；所述DQ上拉电路与电源电压VDD连接，所述DQ下拉电路接地GND。

全文数据：ZQ校准电路的驱动电路及驱动方法技术领域[0001]本发明涉及动态随机存取存储器技术领域，特别涉及一种ZQ校准电路的驱动电路及驱动方法。背景技术[0002]在DRAM和CPU之间的高速数据传输过程中，为了保持信号的完整性，阻抗匹配变得越来越重要。由于DQ端等高精度的输出端的输出阻抗会随着制造工艺，应用环境如电压，温度等因素变化而变化，因此DRAM需要采用具有高精度且阻抗可调节功能的DQ端，通常这个调整阻抗的过程叫做ZQ校准，对应的电路是ZQ校准电路。[0003]针对DDR3和DDR4进行的ZQ校准，由于DDR3的输入输出架构为CTT，DDR4的输入输出架构为P0D。因此，针对DDR3进行校准的ZQ校准电路的驱动电路采用如图1所示的结构，针对DDR4进行校准的ZQ校准电路的驱动电路采用如图2所示的结构。两种结构ZQ校准电路的驱动电路与如图3所示的DDR3和DDR4的DQ端的驱动电路布局存在较大差异，一致性很差，进而导致ZQ校准的准确度较低，ZQ校准的误差较大。同时，ZQ校准电路的驱动电路的通用性较差。[0004]因此，如何减小ZQ校准的误差，是本领域技术人员急需要解决的技术问题。[0005]在背景技术中公开的上述信息仅用于加强对本发明的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。发明内容[0006]有鉴于此，本发明实施例提供了一种ZQ校准电路的驱动电路及驱动方法，以至少解决背景技术中存在的技术问题。[0007]本发明实施例的技术方案是这样实现的，根据本发明的实施例，提供了一种ZQ校准电路的驱动电路，所述ZQ校准电路用于对动态随机存取存储器的DQ端进行ZQ校准，所述驱动电路包括：[0008]参考上拉电阻单元，与接地的参考电阻在第一节点连接以向所述第一节点提供电压，用于根据所述参考电阻确定参考上拉校准码；[0009]第一上拉电阻单元，与电源电压连接，所述第一上拉电阻单元接收所述参考上拉电阻单元确定的参考上拉校准码，以根据所述参考上拉校准码确定所述第一上拉电阻单元的电阻；以及[0010]第一下拉电阻单元，所述第一下拉电阻单元的第一端接地，所述第一下拉电阻单元的第二端与所述第一上拉电阻单元在第二节点连接，以向所述第二节点提供电压，所述第一下拉电阻单元用于根据所述第一上拉电阻单元的电阻确定第一下拉校准码；[0011]其中，所述第一上拉电阻单元和所述第一下拉电阻单元构成ZQ驱动模块，所述ZQ驱动模块的布局与所述DQ端的驱动电路的布局相同，且所述参考上拉电阻单元与所述第一上拉电阻单元的布局相同。[0012]本发明实施例还提供一种ZQ校准电路的驱动方法，包括：[0013]提供一动态随机存取存储器，所述动态随机存取存储器包括第三代双倍数据率同步动态随机存取存储器，所述第三代双倍数据率同步动态随机存取存储器包括上述的ZQ校准电路的驱动电路；[0014]启用所述驱动电路中多个所述参考上拉电路中的一个；[0015]启用所述驱动电路中多个所述第一上拉电路中的一个，作为第二启用上拉电路；[0016]启用所述驱动电路中与所述第二启用上拉电路连接的第一下拉电路。[0017]本发明实施例还提供一种ZQ校准电路的驱动方法，包括：[0018]提供一动态随机存取存储器，所述动态随机存取存储器包括第四代双倍数据率同步动态随机存取存储器，所述第四代双倍数据率同步动态随机存取存储器包括上述的ZQ校准电路的驱动电路；[0019]启用所述驱动电路中多个所述参考上拉电路中的四个；[0020]启用所述驱动电路中多个所述第一上拉电路中的四个，作为第二启用上拉电路；[0021]启用所述驱动电路中与所述第二启用上拉电路连接的多个所述第一下拉电路中的一个。[0022]本发明实施例还提供一种ZQ校准电路的驱动电路，所述ZQ校准电路用于对动态随机存取存储器的DQ端进行ZQ校准，所述驱动电路包括：[0023]参考下拉电阻单元，与电源电压的参考电阻在第一连接点连接以向所述第一连接点提供电压，用于根据所述参考电阻确定参考下拉校准码；[0024]第一下拉电阻单元，接地，所述第一下拉电阻单元接收所述参考下拉电阻单元确定的参考下拉校准码，以根据所述参考下拉校准码确定所述第一下拉电阻单元的电阻；以及[0025]第一上拉电阻单元，所述第一上拉电阻单元的第一端连接电源电压，所述第一上拉电阻单元的第二端与所述第一下拉电阻单元在第二节点连接，以向所述第二节点提供电压，所述第一上拉电阻单元用于根据所述第一下拉电阻单元的电阻确定第一上拉校准码；[0026]其中，所述第一上拉电阻单元和所述第一下拉电阻单元构成ZQ驱动模块，所述ZQ驱动模块的布局与所述DQ端的驱动电路的布局相同，且所述参考下拉电阻单元与所述第一下拉电阻单元的布局相同。[0027]本发明实施例还提供一种ZQ校准电路的驱动方法，包括：[0028]提供一动态随机存取存储器，所述动态随机存取存储器包括第三代双倍数据率同步动态随机存取存储器，所述第三代双倍数据率同步动态随机存取存储器包括上述的ZQ校准电路的驱动电路；[0029]启用所述驱动电路中多个所述参考下拉电路中的一个；[0030]启用所述驱动电路中多个所述第一下拉电路中的一个，作为第一启用下拉电路；[0031]启用所述驱动电路中与第一启用下拉电路连接的第一上拉电路。[0032]本发明实施例还提供一种ZQ校准电路的驱动方法，包括：[0033]提供一动态随机存取存储器，所述动态随机存取存储器包括第四代双倍数据率同步动态随机存取存储器，所述第四代双倍数据率同步动态随机存取存储器包括上述的ZQ校准电路的驱动电路；[0034]启用所述驱动电路中多个所述参考下拉电路中的四个；[0035]启用所述驱动电路中多个所述第一下拉电路中的四个，作为第一启用下拉电路；[0036]启用所述驱动电路中与第一启用下拉电路连接的多个所述第一上拉电路中的一个。[0037]本发明实施例由于采用以上技术方案，其具有以下优点：所述第一上拉电阻单元和所述第一下拉电阻单元构成ZQ驱动模块，所述ZQ驱动模块的布局与所述DQ端的驱动电路的布局相同，所述参考上拉电阻单元与所述第一上拉电阻单元的布局相同。这样，本发明实施例的ZQ校准电路的驱动电路和DQ端的驱动电路布局差异较小，一致性较好，进而能提高ZQ校准的准确度，减小ZQ校准的误差。[0038]上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。附图说明[0039]在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。[0040]图1为背景技术中对DDR3进行校准的ZQ校准电路的驱动电路的示意图；[0041]图2为背景技术中对DDR4进行校准的ZQ校准电路的驱动电路的示意图；[0042]图3为DDR3和DDR4的DQ端的驱动电路的示意图；[0043]图4为本发明实施例的ZQ校准电路的驱动电路示意图；[0044]图5为本发明实施例的ZQ校准电路的驱动电路示意图；[0045]图6为图4所示的ZQ校准电路的驱动电路的参考上拉电路和第一上拉电路，图5所示的ZQ校准电路的驱动电路的第一上拉电路及图3所示的DQ上拉电路的示意图；[0046]图7为图4所示的ZQ校准电路的驱动电路的第一下拉电路，图5所示的ZQ校准电路的驱动电路的第一下拉电路和参考下拉电路及图3所示的DQ下拉电路的示意图。[0047]附图标记说明：[0048]10DQ驱动单元，[0049]11DQ上拉电路，[0050]12DQ下拉电路，[0051]20参考电阻，[0052]110参考上拉电阻单元，[0053]110a第一节点，[0054]111参考上拉电路，[0055]111b参考上拉电路使能端，[0056]120第一上拉电阻单元，[0057]120a第二节点，[0058]121第一上拉电路，[0059]121b第一上拉电路使能端，[0060]210第一下拉电阻单元，[0061]211第一下拉电路，[0062]211b第一下拉电路使能端，[0063]220参考下拉电阻单元，[0064]220a第一连接点，[0065]221参考下拉电路，[0066]221b参考下拉电路使能端，[0067]300可调上拉支路，[0068]310上拉电阻，[0069]320PM0S管，[0070]400可调下拉支路，[0071]410下拉电阻，[0072]420NM0S管，[0073]VDD电源电压，[0074]GND接地。具体实施方式[0075]在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。[0076]为了方便描述，统一将本发明专利申请中使用到的英文简称进行说明：[0077]DRAM，是DynamicRandomAccessMemory的简称，即动态随机存取存储器；[0078]CPU，是CentralProcessingUnit的简称，即中央处理器；[0079]DQ端，是单总线的数据接口端的简称；[0080]ZQ校准，是ZQcalibration的简称，即输出阻抗校准；[0081]DDR3,是Double-Data-RateThirdGenerationSynchronousDynamicRandomAccessMemory的简称，即第三代双倍数据率同步动态随机存取存储器；[0082]DDR4,是Double-Data-RateFourthGenerationSynchronousDynamicRandomAccessMemory的简称，即第四代双倍数据率同步动态随机存取存储器；[0083]CTT，是CenterTabTermination的简称，即中心标签终端；[0084]P0D是PseudoOpenDrain的简称，即虚拟开漏极。[0085]实施例[0086]本发明实施例提供了一种ZQ校准电路的驱动电路，ZQ校准电路用于对动态随机存取存储器的DQ端进行ZQ校准，如图4所示，驱动电路包括：[0087]参考上拉电阻单元110,与接地的参考电阻20在第一节点110a连接以向所述第一节点提供电压，用于根据所述参考电阻确定参考上拉校准码；[0088]第一上拉电阻单元120,与电源电压连接，所述第一上拉电阻单元接收所述参考上拉电阻单元确定的参考上拉校准码，以根据所述参考上拉校准码确定所述第一上拉电阻单元的电阻；以及[0089]第一下拉电阻单兀210，所述第一下拉电阻单元的第一端接地，所述第一下拉电阻单元的第二端与所述第一上拉电阻单元在第二节点120a连接，以向所述第二节点提供电压，所述第一下拉电阻单元用于根据所述第一上拉电阻单元的电阻确定第一下拉校准码；[0090]其中，所述第一上拉电阻单元和所述第一下拉电阻单元构成ZQ驱动模块，所述ZQ驱动模块的布局与所述DQ端的驱动电路的布局相同，且所述参考上拉电阻单元与所述第一上拉电阻单元的布局相同。[0091]本发明实施例的ZQ校准电路的驱动电路，所述第一上拉电阻单元和所述第一下拉电阻单元构成ZQ驱动模块，所述ZQ驱动模块的布局与所述DQ端的驱动电路的布局相同，所述参考上拉电阻单元与所述第一上拉电阻单元的布局相同。这样，本发明实施例的ZQ校准电路的驱动电路和DQ端的驱动电路布局差异较小，一致性好，进而能提高ZQ校准的准确度，减小ZQ校准的误差。[0092]关于所述ZQ驱动模块的布局与所述DQ端的驱动电路的布局相同，包括：内部部件的结构相同，内部部件的数量相同以及内部部件的布置方式相同。[0093]这样，ZQ校准电路的驱动电路与所述DQ端的驱动电路差异较小，一致性好，进而能提高ZQ校准的准确度，减小ZQ校准的误差。[0094]关于所述动态随机存取存储器的DQ端的驱动电路，如图3所示，包括多个DQ驱动单元10，DQ驱动单元的数量由动态随机存取存储器的标准确定。如图3所示，DQ驱动单元10包括串联的DQ上拉电路11和DQ下拉电路12，DQ上拉电路11与电源电压VDD连接，DQ下拉电路接地GND〇[0095]对应的，如图4所示，所述第一上拉电阻单元120包括多个第一上拉电路121，所述第一下拉电阻单元210包括多个第一下拉电路211;[0096]其中，所述第一上拉电路的数量与所述第一下拉电路的数量一致，且一个所述第一上拉电路与一个所述第一下拉电路在对应的所述第二节点处连接;且所述第一上拉电路与DQ上拉电路的数量，结构和布置方式均相同，所述第一下拉电路与DQ下拉电路的数量，结构和布置方式均相同。[0097]这样，就具体实现了ZQ驱动模块的布局与所述DQ端的驱动电路的布局相同。[0098]关于参考上拉电阻单元，如图4所示，包括所述参考上拉电阻单元11〇包括多个参考上拉电路111;[0099]其中，所述参考上拉电路和所述第一上拉电路的数量相同、结构相同和布置方式相同。[0100]为了能够实现对参考上拉电路，第一上拉电路和第一下拉电路的启用和禁用，如图4所示，所述参考上拉电路具有参考上拉电路使能端111b，所述参考上拉电路使能端用于接收参考上拉电路使能信号以启用所述参考上拉电路;所述第一上拉电路具有第一上拉电路使能端121b，所述第一上拉电路使能端用于接收第一上拉电路使能信号以启用所述第一上拉电路，所述第一下拉电路具有第一下拉电路使能端211b，所述第一下拉电路使能端用于接收第一下拉电路使能信号以启用所述第一下拉电路；[0101]其中，所述参考上拉电路使能信号，所述第一上拉电路使能信号和所述第一下拉电路使能信号由所述ZQ校准电路提供。[0102]为了能够实现ZQ校准，对参考上拉电路，第一下拉电路和第一上拉电路是有要求的。参考上拉电路根据接收到的参考上拉校准码，第一上拉电路根据接收到的第一上拉校准码调整各自的电阻值，且调整范围均包括参考电阻的电阻值;第一下拉电路用于根据接收到的第一下拉校准码调整电阻值，且调整范围包括参考电阻的电阻值；[0103]其中，参考上拉校准码，第一上拉校准码和第一下拉校准码由ZQ校准电路提供。[0104]这样，每一个参考上拉电路，每一个第一下拉电路和每一个第一上拉电路的电阻值都能调整到校准目标，校准目标包括等于参考电阻的电阻值，或接近参考电阻的电阻值如位于参考电阻的电阻值的95%至105%之间被认为是接近参考电阻的电阻值）。[0105]图3示出了在DDR3和DDR4的标准中，DQ端的驱动电路包括七个DQ驱动单元10，DQ驱动单元包括串联的一个DQ上拉电路11和一个DQ下拉电路12的情况。对应的，如图4所示，ZQ校准电路的驱动电路的参考上拉电阻单元包括七个参考上拉电路111，每个ZQ驱动模块包括一个第一上拉电路121和一个第一下拉电路211的情况。[0106]当动态随机存取存储器是DDR3时，DDR3的输入输出架构为CTT，ZQ校准电路校准目标是等于参考电阻的电阻值，或者接近参考电阻的电阻值如位于参考电阻的电阻值的95%至105%之间被认为是接近参考电阻的电阻值）。本发明实施例提供一种ZQ校准电路的驱动方法，包括：[0107]提供一动态随机存取存储器，所述动态随机存取存储器包括第三代双倍数据率同步动态随机存取存储器，所述第三代双倍数据率同步动态随机存取存储器包括上述的ZQ校准电路的驱动电路；[0108]启用所述驱动电路中多个参考上拉电路中的一个，作为第一启用上拉电路，禁用其他参考上拉电路；[0109]启用所述驱动电路中多个第一上拉电路中的一个，作为第二启用上拉电路，禁用其他第一上拉电路；[0110]启用所述驱动电路中与第二启用上拉电路连接的第一下拉电路，作为第一启用下拉电路，禁用其他第一下拉电路。[0111]这样，动态随机存取存储器是DDR3，只要多个参考上拉电路中的一个作为第一启用上拉电路，多个第一上拉电路中的一个作为第二启用上拉电路；与第二启用上拉电路连接的第一下拉电路作为第一启用下拉电路，即可实现ZQ校准电路校准目标。实现ZQ校准电路校准目标的过程如下：[0112]首先，ZQ校准电路向第一启用上拉电路发送参考上拉校准码（即参考上拉电路的上拉校准码的初始值，对第一启用上拉电路的电阻值进行控制，ZQ校准电路在未达到校准目标时，不断调整参考上拉校准码的码值，直至第一启用上拉电路的电阻值达到ZQ校准电路的校准目标，此时参考上拉校准码的码值为参考上拉校准码的终止值；[0113]之后，将参考上拉校准码的终止值复制形成第一上拉校准码（即第一上拉电路的上拉校准码的初始值，以控制第二启用上拉电路，由于第二启用上拉电路和第一启用上拉电路的结构相同，第二启用上拉电路的电阻值达到ZQ校准电路的校准目标；[0114]最后，保持第一上拉校准码的初始值不变，以第一下拉校准码（即第一下拉电路的下拉校准码）的初始值对第一启用下拉电路的电阻值进行控制，ZQ校准电路在未达到校准目标时，不断调整第一下拉校准码的码值，直至第一启用下拉电路的电阻值达到ZQ校准电路的校准目标，此时第一下拉校准码的码值为第一下拉校准码的终止值。至此，完成了ZQ校准电路的全部校准目标。将参考上拉校准码的终止值复制作为DQ上拉电路的DQ上拉校准码即DQ上拉电路的上拉校准码的初始值，将第一下拉校准码的终止值复制作为DQ下拉电路的DQ下拉校准码（S卩DQ下拉电路的下拉校准码）的初始值。因此，本发明实施例的ZQ校准电路的驱动电路能够适用于DDR3。[0115]当动态随机存取存储器是DDR4时，DDR4的输入输出架构为P0D，ZQ校准电路校准目标是参考上拉电阻单元和第一上拉电阻单元的电阻值分别等于参考电阻的电阻值的四分之一，或者接近参考电阻的电阻值的四分之一（如位于参考电阻的电阻值四分之一的95%至105%之间被认为是接近参考电阻的电阻值的四分之一），且第一下拉电阻单元的电阻值等于参考电阻的电阻值如参考电阻的电阻值为240欧姆），或者接近参考电阻的电阻值如位于参考电阻的电阻值的95%至105%之间被认为是接近参考电阻的电阻值）。本发明实施例提供一种ZQ校准电路的驱动方法，包括：[0116]提供一动态随机存取存储器，所述动态随机存取存储器包括第四代双倍数据率同步动态随机存取存储器，所述第四代双倍数据率同步动态随机存取存储器包括上述的ZQ校准电路的驱动电路；[0117]启用所述驱动电路中多个参考上拉电路中的四个，作为第一启用上拉电路，禁用其他参考上拉电路；[0118]启用所述驱动电路中多个第一上拉电路中的四个，作为第二启用上拉电路，禁用其他第一上拉电路；[0119]启用所述驱动电路中与第二启用上拉电路连接的多个所述第一下拉电路中的一个，作为第一启用下拉电路，禁用其他第一下拉电路。[0120]这样，动态随机存取存储器是DDR4,只要多个参考上拉电路中的四个作为第一启用上拉电路，多个第一上拉电路中的四个作为第二启用上拉电路；与第二启用上拉电路连接的一个第一下拉电路作为第一启用下拉电路，即可实现ZQ校准电路校准目标。实现ZQ校准电路校准目标的过程如下：[0121]首先，ZQ校准电路向四个并联的第一启用上拉电路发送同一参考上拉校准码（即参考上拉电路的上拉校准码）的初始值，对第一启用上拉电路的电阻值进行控制，ZQ校准电路在未达到校准目标时，不断调整参考上拉校准码的码值，直至四个并联的第一启用上拉电路的电阻值达到ZQ校准电路的校准目标，此时参考上拉校准码的码值为参考上拉校准码的终止值；[0122]之后，将参考上拉校准码的终止值复制形成第一上拉校准码（即第一上拉电路的上拉校准码）的初始值，以控制四个并联第二启用上拉电路，由于第二启用上拉电路和第一启用上拉电路的结构相同，第二启用上拉电路的电阻值达到ZQ校准电路的校准目标；[0123]最后，保持第一上拉校准码的初始值不变，以第一下拉校准码（即第一下拉电路的下拉校准码）的初始值对第一启用下拉电路的电阻值进行控制，ZQ校准电路在未达到校准目标时，不断调整第一下拉校准码的码值，直至唯一的一个第一启用下拉电路的电阻值达到ZQ校准电路的校准目标，此时第一下拉校准码的码值为第一下拉校准码的终止值。至此，完成了ZQ校准电路的全部校准目标。将参考上拉校准码的终止值复制作为DQ上拉电路的DQ上拉校准码（即DQ上拉电路的上拉校准码）的初始值，将第一下拉校准码的终止值复制作为DQ驱动单元的DQ下拉电路的DQ下拉校准码（g卩DQ下拉电路的下拉校准码）的初始值。因此，本发明实施例的ZQ校准电路的驱动电路能够适用于DDR4，通用性增强。[0124]关于参考上拉电路，第一上拉电路和DQ上拉电路的结构相同，如图6所示，均包括：[0125]可调上拉支路300,包括上拉电阻310和与上拉电阻串联的PM0S管组;其中，PM0S管组包括并联的L个PM0S管320,每个PM0S管的源极与电源电压VDD连接，每个PM0S管的漏极连接上拉电阻310，PM0S管栅极用于接收上拉校准码，L的值与DQ驱动单元的DQ上拉电路的PM0S管的数量相同。[0126]关于参考上拉电路，第一上拉电路和DQ上拉电路的结构，作为一个示例可以采用如图6所示的结构，其中，PM0S管组包括五个并联的PM0S管。设置上拉校准码zqpu=00000时，PMOS管导通接入，电阻值最小；设置上拉校准码zqpu=11111时，PMOS管关断，电阻值最大；[0127]其中，参考上拉电路采用如图6所示的结构，上拉校准码是参考上拉电路上拉校准码;第一上拉电路采用如图6所示的结构，上拉校准码是第一上拉电路上拉校准码;DQ上拉电路采用如图6所示的结构，上拉校准码是DQ上拉电路上拉校准码。[0128]需要说明的是上述参考上拉电路和第一上拉电路的结构和PM0S晶体管的数量仅用于示例，可以根据实际需要进行选择。[0129]关于第一下拉电路和DQ下拉电路的结构相同，如图7所示，包括：[0130]可调下拉支路400,包括下拉电阻410和与下拉电阻串联的NM0S管组;其中，NM0S管组包括并联的G个NM0S管420，每个NM0S管的源极接地GND，每个NM0S管的漏极连接下拉电阻410，NM0S管栅极用于接收下拉校准码，G的值与DQ驱动单元的DQ下拉电路的NM0S管的数量相同。[0131]关于第一下拉电路和DQ下拉电路的结构，作为一个示例可以采用如图7所示的结构，其中，NM0S管组包括五个并联的NM0S管。设置下拉校准码zqpu=00000时，NM0S管关断，电阻值最大;设置下拉校准码zqpu=11111时，NM0S管导通接入，电阻值最小；[0132]其中，第一下拉电路采用如图7所示的结构，下拉校准码是第一下拉电路下拉校准码;DQ下拉电路采用如图7所示的结构，下拉校准码是DQ下拉电路下拉校准码。[0133]需要说明的是上述第一下拉电路结构和NM0S晶体管的数量仅用于示例，可以根据实际需要进行选择。[0134]实施例[0135]本发明实施例提供了一种ZQ校准电路的驱动电路，ZQ校准电路用于对动态随机存取存储器的DQ端进行ZQ校准，如图5所示，驱动电路包括：[0136]参考下拉电阻单元220,与电源电压连接的参考电阻20在第一连接点220a连接以向所述第一连接点提供电压，用于根据所述参考电阻确定参考下拉校准码；[0137]第一下拉电阻单元210,连接接地，所述第一下拉电阻单元接收所述参考下拉电阻单元确定的参考下拉校准码，以根据所述参考下拉校准码确定所述第一下拉电阻单元的电阻；以及[0138]第一上拉电阻单元120,所述第一上拉电阻单元的第一端连接电源电压，所述第一上拉电阻单元的第二端与所述第一下拉电阻单元在第二节点120a连接，以向所述第二节点提供电压，所述第一上拉电阻单元用于根据所述第一下拉电阻单元的电阻确定第一上拉校准码；[0139]其中，所述第一上拉电阻单元和所述第一下拉电阻单元构成ZQ驱动模块，所述ZQ驱动模块的布局与所述DQ端的驱动电路的布局相同，且所述参考下拉电阻单元与所述第一下拉电阻单元的布局相同。[0140]本发明实施例的ZQ校准电路的驱动电路，所述第一上拉电阻单元和所述第一下拉电阻单元构成ZQ驱动模块，所述ZQ驱动模块的布局与所述DQ端的驱动电路的布局相同，所述参考下拉电阻单元与所述第一下拉电阻单元的布局相同。这样，本发明实施例的ZQ校准电路的驱动电路和DQ端的驱动电路布局差异较小，一致性好，进而能提高ZQ校准的准确度，减小ZQ校准的误差。[0141]关于所述ZQ驱动模块的布局与所述DQ端的驱动电路的布局相同，包括：内部部件的结构相同，内部部件的数量相同以及内部部件的布置方式相同。[0142]这样，ZQ校准电路的驱动电路与所述DQ端的驱动电路差异较小，一致性好，进而能提高ZQ校准的准确度，减小ZQ校准的误差。[0143]关于所述动态随机存取存储器的DQ端的驱动电路，如图3所示，包括多个DQ驱动单元10，DQ驱动单元的数量由动态随机存取存储器的标准确定。如图3所示，DQ驱动单元10包括串联的DQ上拉电路11和DQ下拉电路12，DQ上拉电路11与电源电压VDD连接，DQ下拉电路接地GND〇[0144]对应的，如图5所示，所述第一上拉电阻单元120包括多个第一上拉电路121，所述第一下拉电阻单元210包括多个第一下拉电路211;[0145]其中，所述第一上拉电路的数量与所述第一下拉电路的数量一致，且一个所述第一上拉电路与一个所述第一下拉电路在对应的所述第二节点处连接;且所述第一上拉电路与DQ上拉电路的数量，结构和布置方式均相同，所述第一下拉电路与DQ下拉电路的数量，结构和布置方式均相同。[0146]这样，就具体实现了ZQ驱动模块的布局与所述DQ端的驱动电路的布局相同。[0147]关于参考下拉电阻单元，如图5所示，所述参考下拉电阻单元220包括多个参考下拉电路221;[0148]其中，所述参考下拉电路和所述第一下拉电路的数量相同、结构相同和布置方式相同。[0149]为了能够实现对参考下拉电路，第一下拉电路和第一上拉电路的启用和禁用，如图4所示，所述参考下拉电路具有参考下拉电路使能端221b，所述参考下拉电路使能端用于接收参考下拉电路使能信号以启用所述参考下拉电路;所述第一下拉电路具有第一下拉电路使能端211b，所述第一下拉电路使能端用于接收第一下拉电路使能信号以启用所述第一下拉电路;所述第一上拉电路具有第一上拉电路使能端121b，所述第一上拉电路使能端用于接收第一上拉电路使能信号以启用所述第一上拉电路；[0150]其中，所述参考下拉电路使能信号，所述第一下拉电路使能信号和所述第一上拉电路使能信号由所述ZQ校准电路提供。[0151]为了能够实现ZQ校准，对参考下拉电路，第一下拉电路和第一上拉电路是有要求的。参考下拉电路根据接收到的参考下拉校准码，第一下拉电路根据接收到的第一下拉校准码调整各自的电阻值，且调整范围均包括参考电阻的电阻值;第一上拉电路用于根据接收到的第一上拉校准码调整电阻值，且调整范围包括参考电阻的电阻值；L〇152」具中，参考下拉校准码，第一下拉校准码和第一上拉校准码由ZQ校准电路提供。[0153]这样，每一个参考下拉电路，每一个第一下拉电路和每一个第一上拉电路的电阻值都能调整到校准目标，校准目标包括等于参考电阻的电阻值，或接近参考电阻的电阻值如位于参考，阻的电阻值的至105%之间被认为是接近参考电阻的电阻值）。[0154]图3示出了在DDR3和DDR4的标准中，DQ端的驱动电路包括七个DQ驱动单元10，DQ驱动单元包括串联的一个DQ上拉电路11和一个DQ下拉电路12的情况。对应的，如图5所示，ZQ校准电路的驱动电路的参考下拉电阻单元包括七个参考下拉电路221，每个ZQ驱动模块包括一个第一上拉电路121和一个第一下拉电路211的情况。[0155]当动态随机存取存储器是DDR3时，DDR3的输入输出架构为CTT，ZQ校准电路校准目标是等于参考电阻的电阻值如参考电阻的电阻值为240欧姆），或者接近参考电阻的电阻值如位于参考电阻的电阻值的95%至105%之间被认为是接近参考电阻的电阻值）。本发明实施例提供一种ZQ校准电路的驱动方法，包括：[0156]提供一动态随机存取存储器，所述动态随机存取存储器包括第三代双倍数据率同步动态随机存取存储器，所述第三代双倍数据率同步动态随机存取存储器包括上述的ZQ校准电路的驱动电路；[0157]启用所述驱动电路中多个参考下拉电路中的一个，作为第二启用下拉电路，禁用其他参考下拉电路；[0158]启用所述驱动电路中多个第一下拉电路中的一个，作为第一启用下拉电路，禁用其他第一下拉电路；[0159]启用所述驱动电路中与第一启用下拉电路连接的第一上拉电路，作为第二启用上拉电路，禁用其他第一上拉电路。[0160]这样，动态随机存取存储器是DDR3,只要多个参考下拉电路中的一个作为第二启用下拉电路，多个第一下拉电路中的一个作为第一启用下拉电路;与第一启用下拉电路连接的第一上拉电路作为第二启用上拉电路，即可实现ZQ校准电路校准目标。实现ZQ校准电路校准目标的过程如下：[0161]首先，ZQ校准电路向第二启用下拉电路发送参考下拉校准码（即参考下拉电路的下拉校准码的初始值，对第二启用下拉电路的电阻值进行控制，ZQ校准电路在未达到校准目标时，不断调整参考下拉校准码的码值，直至第二启用下拉电路的电阻值达到ZQ校准电路的校准目标，此时参考下拉校准码的码值为参考下拉校准码的终止值；[0162]之后，将参考下拉校准码的终止值复制形成第一下拉校准码（即第一下拉电路的下拉校准码的初始值，以控制第一启用下拉电路，由于第一启用下拉电路和第二启用下拉电路的结构相同，第一启用下拉电路的电阻值达到ZQ校准电路的校准目标；[0163]最后，保持第一下拉校准码的初始值不变，以第一上拉校准码即第一上拉电路的上拉校准码）的初始值对第二启用上拉电路的电阻值进行控制，ZQ校准电路在未达到校准目标时，不断调整第一上拉校准码的码值，直至第二启用上拉电路的电阻值达到ZQ校准电路的校准目标，此时第一上拉校准码的码值为第一上拉校准码的终止值。至此，完成了ZQ校准电路的全部校准目标。将参考下拉校准码的终止值复制作为DQ下拉电路的DQ下拉校准码即DQ下拉电路的下拉校准码的初始值，将第一上拉校准码的终止值复制作为DQ上拉电路的DQ上拉校准码（S卩DQ上拉电路的上拉校准码）的初始值。因此，本发明实施例的ZQ校准电路的驱动电路能够适用于DDR3。[0164]当动态随机存取存储器是DDR4时，DDR4的输入输出架构为p〇D，ZQ校准电路校准目标是参考下拉电阻单元和第一下拉电阻单元的电阻值分别等于参考电阻的电阻值的四分之一，或者接近参考电阻的电阻值的四分之一（如位于参考电阻的电阻值四分之一的95%至105%之间被认为是接近参考电阻的电阻值的四分之一），且第一上拉电阻单元的电阻值等于参考电阻的电阻值如参考电阻的电阻值为240欧姆），或者接近参考电阻的电阻值如位于参考电阻的电阻值的95%至105%之间被认为是接近参考电阻的电阻值）。本发明实施例提供一种ZQ校准电路的驱动方法，包括：[0165]提供一动态随机存取存储器，所述动态随机存取存储器包括第四代双倍数据率同步动态随机存取存储器，所述第四代双倍数据率同步动态随机存取存储器包括上述的ZQ校准电路的驱动电路；[0166]启用所述驱动电路中多个参考下拉电路中的四个，作为第二启用下拉电路，禁用其他二下拉电路；[0167]启用所述驱动电路中多个第一下拉电路中的四个，作为第一启用下拉电路，禁用其他第一下拉电路；[0168]启用所述驱动电路中与第一启用下拉电路连接的多个所述第一上拉电路中的一个，作为第二启用上拉电路，禁用其他第一上拉电路。[0169]这样，动态随机存取存储器是DDR4,只要多个参考下拉电路中的四个作为第二启用下拉电路，多个第一下拉电路中的四个作为第一启用下拉电路;与第一启用下拉电路连接的一个第一上拉电路作为第二启用上拉电路，即可实现ZQ校准电路校准目标。实现ZQ校准电路校准目标的过程如下：[0170]首先，ZQ校准电路向四个并联第二启用下拉电路发送同一参考下拉校准码（即参考下拉电路的下拉校准码的初始值，对第二启用下拉电路的电阻值进行控制，ZQ校准电路在未达到校准目标时，不断调整参考下拉校准码的码值，直至四个并联的第二启用下拉电路的电阻值达到ZQ校准电路的校准目标，此时参考下拉校准码的码值为参考下拉校准码的终止值；[0171]之后，将参考下拉校准码的终止值复制形成第一下拉校准码（即第一下拉电路的上拉校准码的初始值，以控制四个并联第一启用下拉电路，由于第一启用下拉电路和第二启用下拉电路的结构相同，第一启用下拉电路的电阻值达到ZQ校准电路的校准目标；[0172]最后，保持第一下拉校准码的初始值不变，以第一上拉校准码即第一上拉电路的上拉校准码）的初始值对第二启用上拉电路的电阻值进行控制，ZQ校准电路在未达到校准目标时，不断调整第一上拉校准码的码值，直至唯一的一个第二启用上拉电路的电阻值达到ZQ校准电路的校准目标，此时第一上拉校准码的码值为第一上拉校准码的终止值。至此，完成了ZQ校准电路的全部校准目标。将参考下拉校准码的终止值复制作为DQ下拉电路的DQ下拉校准码即DQ下拉电路的下拉校准码的初始值，将第一上拉校准码的终止值复制作为DQ驱动单元的DQ上拉电路的DQ上拉校准码（S卩DQ上拉电路的上拉校准码）的初始值。因此，本发明实施例的ZQ校准电路的驱动电路能够适用于DDR4，通用性增强。[0173]关于第一上拉电路和DQ上拉电路的结构相同，如图6所示，均包括：[0174]可调上拉支路300,包括上拉电阻310和与上拉电阻串联的PMOS管组;其中，PM0S管组包括并联的L个PMOS管320,每个PMOS管的源极与电源电压VDD连接，每个PMOS管的漏极连接上拉电阻310，PMOS管栅极用于接收上拉校准码，L的值与DQ驱动单元的DQ上拉电路的PMOS管的数量相同。[0175]关于第一上拉电路和DQ上拉电路的结构，作为一个示例可以采用如图6所示的结构，其中，PMOS管组包括五个并联的PMOS管。设置上拉校准码zqpu=00000时，PMOS管导通接入，电阻值最小;设置上拉校准码zqpu〈4:0二11111时，PM0S管关断，电阻值最大；[0176]其中，第一上拉电路采用如图6所示的结构，上拉校准码是第一上拉电路上拉校准码;DQ上拉电路采用如图6所示的结构，上拉校准码是DQ上拉电路上拉校准码。[0177]需要说明的是上述第一上拉电路的结构和PMOS晶体管的数量仅用于示例，可以根据实际需要进行选择。[0178]关于第一下拉电路，参考下拉电路和DQ下拉电路的结构相同，如图7所示，包括：[0179]可调下拉支路400,包括下拉电阻410和与下拉电阻串联的NM0S管组;其中，NM0S管组包括并联的G个NM0S管420，每个NM0S管的源极接地GND，每个NM0S管的漏极连接下拉电阻410，NMOS管栅极用于接收下拉校准码，G的值与DQ驱动单元的DQ下拉电路的NM0S管的数量相同。[0180]关于第一下拉电路，参考下拉电路和DQ下拉电路的结构，作为一个示例可以采用如图7所示的结构，其中，NM0S管组包括五个并联的NM0S管。设置第一下拉校准码zqpu〈4:0=00000时，NM0S管关断，电阻值最大;设置第一下拉校准码zqpu〈4:0=11111时，NM0S管导通接入，电阻值最小；[0181]其中，参考下拉电路采用如图7所示的结构，下拉校准码是参考下拉电路下拉校准码;第一下拉电路采用如图7所示的结构，下拉校准码是第一下拉电路下拉校准码;DQ下拉电路采用如图7所示的结构，下拉校准码是DQ下拉电路下拉校准码。[0182]需要说明的是上述第一下拉电路和参考下拉电路结构和NM0S晶体管的数量仅用于示例，可以根据实际需要进行选择。[0183]在本发明及其实施例的描述中，需要理解的是，术语“顶”、“底”、“高度”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。[0184]在本发明及其实施例中，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体;可以是机械连接，也可以是电连接，还可以是通信;可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。[0185]在本发明及其实施例中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。[0186]上文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和或其他材料的使用。[0187]以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

权利要求：1.一种ZQ校准电路的驱动电路，所述ZQ校准电路用于对动态随机存取存储器的DQ端进行ZQ校准，其特征在于，所述驱动电路包括：参考上拉电阻单元，与接地的参考电阻在第一节点连接以向所述第一节点提供电压，用于根据所述参考电阻确定参考上拉校准码；第一上拉电阻单元，与电源电压连接，所述第一上拉电阻单元接收所述参考上拉电阻单元确定的参考上拉校准码，以根据所述参考上拉校准码确定所述第一上拉电阻单元的电阻；以及第一下拉电阻单元，所述第一下拉电阻单元的第一端接地，所述第一下拉电阻单元的第二端与所述第一上拉电阻单元在第二节点连接，以向所述第二节点提供电压，所述第一下拉电阻单元用于根据所述第一上拉电阻单元的电阻确定第一下拉校准码；其中，所述第一上拉电阻单元和所述第一下拉电阻单元构成ZQ驱动模块，所述ZQ驱动模块的布局与所述DQ端的驱动电路的布局相同，且所述参考上拉电阻单元与所述第一上拉电阻单元的布局相同。2.根据权利要求1所述的驱动电路，其特征在于，所述ZQ驱动模块的布局与所述DQ端的驱动电路的布局相同包括：内部部件的结构相同、内部部件的数量相同以及内部部件的布置方式相同。3.根据权利要求2所述的驱动电路，其特征在于，所述第一上拉电阻单元包括多个第一上拉电路，所述第一下拉电阻单元包括多个第一下拉电路；其中，所述第一上拉电路的数量与所述第一下拉电路的数量一致，且一个所述第一上拉电路与一个所述第一下拉电路在对应的所述第二节点处连接。4.根据权利要求3所述的驱动电路，其特征在于，所述参考上拉电阻单元包括多个参考上拉电路；其中，所述参考上拉电路和所述第一上拉电路的数量相同、结构相同和布置方式相同。5.根据权利要求4所述的驱动电路，其特征在于，所述参考上拉电路具有参考上拉电路使能端，所述参考上拉电路使能端用于接收参考上拉电路使能信号以启用所述参考上拉电路;所述第一上拉电路具有第一上拉电路使能端，所述第一上拉电路使能端用于接收第一上拉电路使能信号以启用所述第一上拉电路，所述第一下拉电路具有第一下拉电路使能端，所述第一下拉电路使能端用于接收第一下拉电路使能信号以启用所述第一下拉电路。6.—种ZQ校准电路的驱动方法，其特征在于，包括：提供一动态随机存取存储器，所述动态随机存取存储器包括第三代双倍数据率同步动态随机存取存储器，所述第三代双倍数据率同步动态随机存取存储器包括根据权利要求5所述的ZQ校准电路的驱动电路；启用所述驱动电路中多个所述参考上拉电路中的一个；启用所述驱动电路中多个所述第一上拉电路中的一个，作为第二启用上拉电路；启用所述驱动电路中与所述第二启用上拉电路连接的第一下拉电路。7.—种ZQ校准电路的驱动方法，其特征在于，包括：提供一动态随机存取存储器，所述动态随机存取存储器包括第四代双倍数据率同步动态随机存取存储器，所述第四代双倍数据率同步动态随机存取存储器包括根据权利要求5所述的ZQ校准电路的驱动电路；启用所述驱动电路中多个所述参考上拉电路中的四个；启用所述驱动电路中多个所述第一上拉电路中的四个，作为第二启用上拉电路；启用所述驱动电路中与所述第二启用上拉电路连接的多个所述第一下拉电路中的一个。8.—种ZQ校准电路的驱动电路，所述ZQ校准电路用于对动态随机存取存储器的DQ端进行ZQ校准，其特征在于，所述驱动电路包括：参考下拉电阻单元，与电源电压连接的参考电阻在第一连接点连接以向所述第一连接点提供电压，用于根据所述参考电阻确定参考下拉校准码；第一下拉电阻单元，连接接地，所述第一下拉电阻单元接收所述参考下拉电阻单元确定的参考下拉校准码，以根据所述参考下拉校准码确定所述第一下拉电阻单元的电阻；以及第一上拉电阻单元，所述第一上拉电阻单元的第一端连接电源电压，所述第一上拉电阻单元的第二端与所述第一下拉电阻单元在第二节点连接，以向所述第二节点提供电压，所述第一上拉电阻单元用于根据所述第一下拉电阻单元的电阻确定第一上拉校准码；其中，所述第一上拉电阻单元和所述第一下拉电阻单元构成ZQ驱动模块，所述ZQ驱动模块的布局与所述DQ端的驱动电路的布局相同，且所述参考下拉电阻单元与所述第一下拉电阻单元的布局相同。9.根据权利要求8所述的驱动电路，其特征在于，所述ZQ驱动模块的布局与所述DQ端的驱动电路的布局相同包括：内部部件的结构相同、内部部件的数量相同以及内部部件的布置方式相同。10.根据权利要求9所述的驱动电路，其特征在于，所述第一上拉电阻单元包括多个第一上拉电路，所述第一下拉电阻单元包括多个第一下拉电路；其中，所述第一上拉电路的数量与所述第一下拉电路的数量一致，且一个所述第一上拉电路与一个所述第一下拉电路在对应的所述第二节点处连接。11.根据权利要求1〇所述的驱动电路，其特征在于，所述参考下拉电阻单元包括多个参考下拉电路；其中，所述参考下拉电路和所述第一下拉电路的数量相同、结构相同和布置方式相同。12.根据权利要求11所述的驱动电路，其特征在于，所述参考下拉电路具有参考下拉电路使能端，所述参考下拉电路使能端用于接收参考下拉电路使能信号以启用所述参考下拉电路;所述第一下拉电路具有第一下拉电路使能端，所述第一下拉电路使能端用于接收第一下拉电路使能信号以启用所述第一下拉电路;所述第一上拉电路具有第一上拉电路使能端，所述第一上拉电路使能端用于接收第一上拉电路使能信号以启用所述第一上拉电路。13.—种ZQ校准电路的驱动方法，其特征在于，包括：提供一动态随机存取存储器，所述动态随机存取存储器包括第三代双倍数据率同步动态随机存取存储器，所述第三代双倍数据率同步动态随机存取存储器包括根据权利要求12所述的ZQ校准电路的驱动电路；启用所述驱动电路中多个所述参考下拉电路中的一个；启用所述驱动电路中多个所述第一下拉电路中的一个，作为第一启用下拉电路；启用所述驱动电路中与第一启用下拉电路连接的第一上拉电路。14.一种ZQ校准电路的驱动方法，其特征在于，包括：提供一动态随机存取存储器，所述动态随机存取存储器包括第四代双倍数据率同步动态随机存取存储器，所述第四代双倍数据率同步动态随机存取存储器包括根据权利要求12所述的ZQ校准电路的驱动电路；启用所述驱动电路中多个所述参考下拉电路中的四个；启用所述驱动电路中多个所述第一下拉电路中的四个，作为第一启用下拉电路；启用所述驱动电路中与第一启用下拉电路连接的多个所述第一上拉电路中的一个。

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