申请/专利权人：安徽大学;合肥市微电子研究院有限公司

申请日：2021-11-23

公开（公告）日：2024-03-15

公开（公告）号：CN114254743B

主分类号：G06N3/063

分类号：G06N3/063

优先权：["20210914 CN 2021110753854"]

专利状态码：有效-授权

法律状态：2024.03.15#授权;2022.04.15#实质审查的生效;2022.03.29#公开

摘要：本发明公开了一种基于RRAM阵列构成的二进制神经网络中并行乘累加运算的电路，基于1T1R单元构成的存储阵列是采用伪交叉结构的64x64的RRAM阵列，每个1T1R单元由一个NMOSFET和一个阻变随机存取存储器构成；存储阵列每一行的字线WL均连接并行输入电路，实现最大8X8权重矩阵中的64个数据与存储阵列中存储的64个数据完成二进制神经网络BNN卷积运算；存储阵列每一列的位线BL均连接级联型电流镜电路的电流输入端，且级联型电流镜电路的输出端连接到输出电容的上极板上。该电路避免了传统SRAM中存储单元在多行读取时不同节点间的串扰和存储数据易破坏问题，提高了系统的可靠性，降低了单元之间的泄露功耗。

主权项：1.一种基于RRAM阵列构成的二进制神经网络中并行乘累加运算的电路，其特征在于，所述电路包括并行输入电路、模式选择电路、基于1T1R单元构成的存储阵列、级联型电流镜电路和模拟电压输出电路，其中：并行输入电路的输出端Out分别与模式选择电路的二选一数据选择器MUX的输入端口1相连，通过数据选择器连接到存储阵列的字线WL上；所述模式选择电路的输入端口0对应连接读写地址输入信号RWaddr，选择端口与模式选择控制信号MSEL相连；级联型电流镜电路的输入端CCM-IN与存储阵列的位线BL相连，输出端CCM-OUT与模拟电压输出电路的电容上极板相连；所述基于1T1R单元构成的存储阵列是采用伪交叉结构的64x64的RRAM阵列，每个1T1R单元由一个NMOSFET和一个阻变随机存取存储器RRAM构成；其中，RRAM的底部电极BE端连接到NMOSFET的漏极，构成一个由NMOSFET控制RRAM的存储单元，NMOSFET的栅极、源极和RRAM的顶部电极TE分别为存储单元的控制端口、数据读写端口；在所述存储阵列中，同一列中1T1R单元的RRAM的顶部电极TE连接到该列的位线BL上，NMOSFET的栅极与源极分别连接到所述存储阵列的字线WL和源极线SL上；所述存储阵列每一行的字线WL均连接并行输入电路，所述并行输入电路采用64位并行输入数据，实现最大8X8权重矩阵中的64个数据与所述存储阵列中存储的64个数据在calClk的一个周期内完成二进制神经网络BNN卷积运算；所述存储阵列每一列的位线BL均连接级联型电流镜电路的电流输入端，且所述级联型电流镜电路的输出端连接到输出电容的上极板上；基于所述电路的结构，所述并行输入电路在计算时钟的低电平时，将输入数据中为“0”的数据转化为对应字线WL的激活信号，在计算时钟的高电平时，将输入数据中为“1”的数据转化为对应字线WL激活信号；所述级联型电流镜电路在字线WL处于激活状态的时间段内，将位线BL上的电流镜像到输出端，并对输出电容充电，得到BNN卷积运算后的模拟输出电压值，该模拟输出电压值在预设的电压与实际值的查找表中有相对应的值，通过该查找表得到最终的BNN卷积运算结果。

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权利要求：

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