申请/专利权人：中金金融认证中心有限公司

申请日：2023-11-22

公开（公告）日：2024-03-22

公开（公告）号：CN117743242A

主分类号：G06F13/42

分类号：G06F13/42;G06F13/16

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.04.09#实质审查的生效;2024.03.22#公开

摘要：本发明提供一种低速CPU核间偶数末位电平补偿系统和补偿方法，系统包括：末位偶数判断器、末位标志寄存器，缓存模块及偶数分解模块；末位偶数判断器包括末位判断器、偶数判断器；末位判断器用于判断时序电路中止时获取的串行数据线数据是否为末位；偶数判断器用于判断末位预定数量二进制数对应的十进制数是否为偶数；偶数分解模块用于在判定所述十进制数为偶数时，根据偶数分解表，将偶数拆解为预定数量奇质数之和；并将预定数量奇质数转化为对应的预定数量二进制数；缓存模块用于将二进制数进行缓存；末位标志寄存器用于存储末位判断结果、偶数判断结果及所述偶数的拆解位数。本发明能够解决CPU核间传输时出现的末位结束位电平漂移问题。

主权项：1.一种低速CPU核间偶数末位电平补偿系统，其特征在于，包括：末位偶数判断器、末位标志寄存器，缓存模块及偶数分解模块；所述末位偶数判断器包括末位判断器、偶数判断器；所述末位判断器用于判断时序电路中止时获取的串行数据线数据是否为末位；所述偶数判断器用于判断末位预定数量二进制数对应的十进制数是否为偶数；所述偶数分解模块用于在判定所述十进制数为偶数时，根据偶数分解表，将所述偶数拆解为预定数量奇质数之和；并将预定数量奇质数转化为对应的预定数量二进制数；所述缓存模块用于将所述偶数分解模块输出的二进制数及原始二进制数进行缓存；所述末位标志寄存器用于存储末位判断器输出的末位判断结果、偶数判断器输出的偶数判断结果及所述偶数分解模块拆解所述偶数的拆解位数。

全文数据：

权利要求：

百度查询： 中金金融认证中心有限公司 一种低速CPU核间偶数末位电平补偿系统和补偿方法

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