申请/专利权人：微软技术许可有限责任公司

申请日：2022-04-03

公开（公告）日：2023-12-12

公开（公告）号：CN117223058A

主分类号：G11C5/00

分类号：G11C5/00

优先权：["20210426 US 17/240,935"]

专利状态码：在审-实质审查的生效

法律状态：2023.12.29#实质审查的生效;2023.12.12#公开

摘要：公开了一种用于将数据字的奇数和偶数数据比特存储在交替的子组中来降低多比特错误率的存储器阵列。该存储器阵列将第一和第二存储器组中的第一子组中的连续列中的第一多个数据字的奇数数据比特与第一和第二存储器组中的第二子组中的连续列中的第一多个数据字的偶数数据比特交替。例如，N个数据字中的每个数据字的最低比特被存储在第一子组的前N个连续列中。N个数据字中的第二比特被存储在第二子组的后N个连续列中。N个数据字的比特位置中的每个比特位置中的N个数据比特在相应的列mux集合中交错。在子组之间交替奇数和偶数比特减少多比特软错误。

主权项：1.一种存储器阵列电路，包括：第一存储器组；以及第二存储器组；其中：所述第一存储器组和所述第二存储器组中的每个存储器组包括组阵列电路，所述组阵列电路包括：存储器位单元电路，所述存储器位单元电路被布置在列和存储器行中；至少一个子组，所述至少一个子组包括多个存储器行；以及多个列复用mux集合，每个所述多个列复用集合包括所述列中的一个或多个连续列，所述多个列mux集合包括与偶数列mux集合交替布置的奇数列mux集合；所述第一存储器组和所述第二存储器组中的第一选定组中的所述组阵列电路中的所述至少一个子组中的第一子组的第一存储器行被配置为将至少第一数据字的奇数数据比特存储在所述第一选定组的所述奇数列mux集合中的每个奇数列mux集合的所述一个或多个连续列中的所述存储器位单元电路中；并且所述第一存储器组和所述第二存储器组中的第二选定组中的所述组阵列电路中的所述至少一个子组中的第二子组的第一存储器行被配置为将至少所述第一数据字的偶数数据比特存储在所述第二选定组的所述偶数列mux集合中的每个偶数列mux集合的所述一个或多个连续列中的所述存储器位单元电路中。

全文数据：

权利要求：

百度查询： 微软技术许可有限责任公司 用于交替子组中存储数据字的奇数和偶数数据比特以降低多比特错误率的存储器阵列及相关方法

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