申请/专利权人：电子科技大学;中国电子科技集团公司第五十八研究所

申请日：2022-11-18

公开（公告）日：2024-03-22

公开（公告）号：CN115801503B

主分类号：H04L25/02

分类号：H04L25/02;H04L41/0866

优先权：

专利状态码：有效-授权

法律状态：2024.03.22#授权;2023.03.31#实质审查的生效;2023.03.14#公开

摘要：本发明公开了一种面向跨芯片互连的LVDS并行数据自动校准电路及方法，包括上游裸芯发送端和下游裸芯接收端；上游裸芯发送端包括第一数据隔离器和自检数据生成器；下游裸芯接收端包括第二数据隔离器、自检数据检测器和通道延时调整器；本发明可以自行生成可以突显时序差异问题的检测数据，可以自行根据自检数据采样结果准确的判断各通道对齐状况，再自行按照合适的算法去调整时钟和各数据通道的延时。除此之外，在校准过程中本发明可以主动暂停正常数据包的跨片传输，避免上游裸芯中待跨片传输数据包的丢失或者自检数据流入下游裸芯片内网络影响其正常运行。以上整个过程均不需要人为干预，全由硬件电路自身完成检测并修复，节省了人力。

主权项：1.面向跨芯片互连的LVDS并行数据自动校准电路，其特征在于，包括上游裸芯发送端和下游裸芯接收端；上游裸芯发送端包括第一数据隔离器和自检数据生成器；下游裸芯接收端包括第二数据隔离器、自检数据检测器和通道延时调整器；自检数据生成器，用于在校准状态下为每个通道生成确定格式的自检数据，即自检并行数据；自检数据检测器，用于在需要进行校准时生成校准使能信号并发送至上游裸芯发送端；在校准状态下将一段时间内接收到的有效的自检并行数据与已知的自检数据进行比较，获取通道的对齐信息并提交给通道延时调整器；在校准完成后生成校准完成信号并发送至上游裸芯发送端；通道延时调整器，用于根据通道的对齐信息对时钟通道和数据通道的延时做出相应调整；第一数据隔离器，用于在校准状态下阻止上游裸芯片内数据包流向片间链路；第二数据隔离器，用于在校准状态下阻止自检数据流入下游裸芯片内。

全文数据：

权利要求：

百度查询： 电子科技大学;中国电子科技集团公司第五十八研究所 面向跨芯片互连的LVDS并行数据自动校准电路及方法

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