申请/专利权人：合肥奎芯集成电路设计有限公司;上海奎芯集成电路设计有限公司

申请日：2024-01-04

公开（公告）日：2024-03-22

公开（公告）号：CN117524287B

主分类号：G11C29/18

分类号：G11C29/18;G11C29/44

优先权：

专利状态码：有效-授权

法律状态：2024.03.22#授权;2024.02.27#实质审查的生效;2024.02.06#公开

摘要：本发明提供一种内存芯片自测试电路和内存芯片自测试方法，通过读写指令控制器、第一随机序列生成单元、第二随机序列生成单元、命令地址环路比较器、数据输入输出环路比较器、命令地址环路控制单元、数据输入输出环路控制单元以及读写数据比较器，可以测试DRAM和FLASH等产品的性能，包括PHYIO的性能以及整个数据通路的功能，同时电路实现简单、占用的芯片面积较小，且不会影响原有的电路功能。

主权项：1.一种内存芯片自测试电路，其特征在于，包括：读写指令控制器、第一随机序列生成单元、第二随机序列生成单元、命令地址环路比较器、数据输入输出环路比较器、命令地址环路控制单元、数据输入输出环路控制单元以及读写数据比较器；其中，所述读写指令控制器的读写指令集输出端口与所述命令地址环路控制单元的输入端相连，所述读写指令控制器的写控制端口和环路使能端口与所述第一随机序列生成单元的输入端相连，所述读写指令控制器的读控制端口与所述第二随机序列生成单元的输入端相连；所述第一随机序列生成单元的输出端和所述命令地址环路控制单元的输出端与所述命令地址环路比较器的输入端相连，所述命令地址环路控制单元的输出端还与从设备相连；所述第一随机序列生成单元的输出端还与所述命令地址环路控制单元和数据输入输出环路控制单元的输入端相连；所述第二随机序列生成单元的输出端和所述数据输入输出环路控制单元的输出端与所述数据输入输出环路比较器的输入端相连；所述数据输入输出环路控制单元的输出端还与所述从设备相连；所述第二随机序列生成单元的输出端还与所述数据输入输出环路控制单元的输入端和所述读写数据比较器的输入端相连；所述读写数据比较器的输入端还与所述从设备相连；当所述读写指令控制器的环路使能端口输出低电平时，所述读写指令控制器用于基于所述读写指令集输出端口将写指令传送至所述命令地址环路控制单元，并基于所述写控制端口启动所述第一随机序列生成单元以生成第一随机序列；所述命令地址环路控制单元将所述写指令传送至所述从设备，所述数据输入输出环路控制单元将所述第一随机序列传送至所述从设备，使得所述从设备将所述第一随机序列写入至存储空间的写入地址；所述读写指令控制器基于所述读写指令集输出端口将读指令传送至所述命令地址环路控制单元，并基于所述读控制端口启动所述第二随机序列生成单元以生成第二随机序列；所述命令地址环路控制单元将所述读指令传送至所述从设备，使得所述从设备从所述写入地址读取读回数据并将所述读回数据传送至所述读写数据比较器；所述读写数据比较器基于所述读回数据和所述第二随机序列进行比较，输出数据读写测试结果；其中，所述第一随机序列生成单元和所述第二随机序列生成单元采用的随机种子是相同的；所述随机种子用于生成所述第一随机序列或所述第二随机序列。

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权利要求：

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