申请/专利权人：上海华力集成电路制造有限公司

申请日：2022-09-16

公开（公告）日：2024-03-26

公开（公告）号：CN117766466A

主分类号：H01L21/8234

分类号：H01L21/8234

优先权：

专利状态码：在审-公开

法律状态：2024.03.26#公开

摘要：本发明公开了一种MV器件，MV器件的第一栅极结构由第一栅介质层和第一栅极导电材料层叠加而成。第一侧墙自对准在第一栅极结构的各侧面。轻掺杂漏区形成在第一栅极结构第一侧面和第二侧面外的半导体衬底中。第一源漏注入区自对准形成在第一栅极结构两侧的轻掺杂漏区的表面。第一栅介质层分成主体栅介质层和边缘栅介质层，主体栅介质层位于中间区域，边缘栅介质层层环绕在主体栅介质层的周侧。沟道区位于第一栅极结构两侧的所述轻掺杂漏区之间半导体衬底的表面区域中；在沟道长度方向上，沟道区的顶部被主体栅介质层全部覆盖。本发明还公开了一种MV器件的制造方法。本发明能减少MV器件漏电流同时能使MV器件的速度得到保持或提升。

主权项：1.一种MV器件，其特征在于：MV器件的形成区域位于第一有源区中，所述第一有源区由场氧化层环绕区域的半导体衬底组成；所述MV器件包括：第一栅极结构，所述第一栅极结构由形成于半导体衬底表面的第一栅介质层和第一栅极导电材料层叠加而成；第一侧墙，自对准在所述第一栅极结构的各侧面；所述第一栅极结构的侧面包括第一侧面、第二侧面、第三侧面和第四侧面，所述第一栅极结构的第一侧面和第二侧面为位于沟道长度方向上的两个侧面，所述第一栅极结构的第三侧面和第四侧面为位于沟道宽度方向上的两个侧面；轻掺杂漏区，形成在所述第一栅极结构第一侧面和第二侧面外的所述半导体衬底中；第一源漏注入区，自对准形成在所述第一栅极结构第一侧面和第二侧面处的所述第一侧墙外的所述轻掺杂漏区的表面；所述第一栅介质层分成主体栅介质层和边缘栅介质层，所述主体栅介质层位于所述第一栅极结构的形成区域的中间区域，所述边缘栅介质层层环绕在所述主体栅介质层的周侧；沟道区位于所述第一栅极结构两侧的所述轻掺杂漏区之间所述半导体衬底的表面区域中；在所述第一栅极结构第一侧面和第二侧面处，所述轻掺杂漏区还延伸到所述主体栅介质层的底部，在所述沟道长度方向上，所述沟道区的顶部被所述主体栅介质层全部覆盖；所述边缘栅介质层的厚度大于所述主体栅介质层的厚度，所述MV器件的阈值电压由所述主体栅介质层的厚度确定，通过增加所述边缘栅介质层的厚度来降低所述MV器件的漏电同时避免对所述MV器件的阈值电压产生影响。

全文数据：

权利要求：

百度查询： 上海华力集成电路制造有限公司 MV器件及其制造方法

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