申请/专利权人：亚马逊技术有限公司

申请日：2022-06-28

公开（公告）日：2024-04-02

公开（公告）号：CN117813585A

主分类号：G06F7/483

分类号：G06F7/483;G06F7/544

优先权：["20210630 US 17/363,894","20210630 US 17/363,900"]

专利状态码：在审-实质审查的生效

法律状态：2024.04.19#实质审查的生效;2024.04.02#公开

摘要：提供了用于在脉动阵列中执行降低精度数的乘法累加运算的系统和方法。所述脉动阵列的每一行可从相应缩减器接收缩减输入。所述缩减输入可包括缩减输入数据元素和或缩减权重。所述脉动阵列可能缺乏对具有第一位长度的输入的支持，并且所述缩减器可将给定输入的位长度从所述第一位长度缩减至较短第二位长度并将所述缩减输入提供到所述阵列。为了缩减所述位长度，所述缩减器可缩减所述输入的拖尾位的数量。另外，所述脉动阵列可接收缩减且舍入的输入。所述脉动阵列可通过所述脉动阵列中的处理元件传播所述缩减输入。每个处理元件可包括乘法器和或加法器以基于所述缩减输入来执行算术运算。

主权项：1.一种脉动电路，其包括：处理元件的组，所述处理元件的组布置成多个行；以及第一转换器，所述第一转换器被配置为：接收以具有第一位长度的浮点表示的第一输入；标识所述第一输入的拖尾位的数量；缩减所述第一输入的拖尾位的所述数量；并且基于缩减所述第一输入的拖尾位的所述数量来生成以具有第二位长度的浮点表示的第一缩减输入，其中所述第二位长度小于所述第一位长度，其中所述第二位长度对应于由处理元件的所述组支持的位长度；其中处理元件的所述组的至少一行中的各个处理元件被配置为从所述第一转换器接收所述第一缩减输入并且接收第二输入以用于执行乘法累加运算。

全文数据：

权利要求：

百度查询： 亚马逊技术有限公司 具有高效输入缩减和扩展阵列性能的脉动阵列

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