申请/专利权人：华中科技大学

申请日：2023-12-31

公开（公告）日：2024-04-02

公开（公告）号：CN117807020A

主分类号：G06F15/78

分类号：G06F15/78;G06F9/30;G11C7/12;G11C8/08

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.04.19#实质审查的生效;2024.04.02#公开

摘要：本发明公开用于存算一体的操作原语生成方法和存算一体逻辑电路，属于微电子器件领域。包括：地址译码器，用于接收主控制器发送的地址信号，译码为开关信号，输出控制信号至存算一体运算阵列，以激活对应区域；数据‑指令译码器，用于接收主控制器发送的运算对象和操作指令，将数据编码为不同的格式，输出至存算一体运算阵列；存算一体运算阵列，用于由激活区域执行计算，输出计算结果对应的工作电压电流给输出感知电路；输出感知电路，用于将工作电压电流转换为数字信号，发送给主控制器。本发明抽象出基础的操作原语和操作指令，指导存算一体电路设计，降低电路设计复杂度；提高存算一体电路的灵活性和可配置性，以适配各类复杂的计算需求。

主权项：1.一种用于存算一体的操作原语生成方法，其特征在于，包括：接收对读指令和写指令的标记位的指定；接收对各种双目布尔逻辑运算的4位运算指令码的指定；接收对数据码编码方式的指定；按照上述指定，生成操作原语，所述操作原语由指令码和数据码构成，所述指令码由读写标记位和4位运算指令码构成。

全文数据：

权利要求：

百度查询： 华中科技大学 用于存算一体的操作原语生成方法和存算一体逻辑电路

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