申请/专利权人：浙江大学

申请日：2023-11-07

公开（公告）日：2024-04-16

公开（公告）号：CN117220649B

主分类号：H03K3/037

分类号：H03K3/037;H03K3/012;H03K3/013;H03K17/693

优先权：

专利状态码：有效-授权

法律状态：2024.04.16#授权;2023.12.29#实质审查的生效;2023.12.12#公开

摘要：本发明公开一种用于高速八选一多路复用器的锁存器，包括若干组锁存器单元，每个锁存器单元包括四个锁存模块，每个锁存模块包括两个锁存单元，每个锁存单元包括五个晶体管和一个反相器，第一、二晶体管栅极接收一路输入时钟信号，第一晶体管源极连接电源端，第二晶体管源极连接第三、四晶体管漏极，第三晶体管栅极接收输入数据，第三晶体管源极接地端，第四晶体管栅极接收另一路输入时钟信号，第四晶体管源极接地端，第一、二晶体管漏极均接第五晶体管漏极和反相器输入端，第五晶体管栅极接收另一路输入时钟信号，第五晶体管源极连接电源端，第五晶体管漏极连接反相器输入端；每个锁存模块的两个锁存单元输出连在一起。本发明能实现更好的性能。

主权项：1.一种用于高速八选一多路复用器的锁存器，其特征在于，包括：若干组锁存器单元，每个锁存器单元包括四个锁存模块，每个锁存模块包括两个锁存单元，每个锁存单元包括：第一至第五晶体管和反相器，所述第一和第二晶体管的栅极接收一路输入时钟信号，所述第一晶体管的源极连接电源端，所述第二晶体管的源极连接所述第三和第四晶体管的漏极，所述第三晶体管的栅极接收输入数据，所述第三晶体管的源极接地端，所述第四晶体管的栅极接收另一路输入时钟信号，所述第四晶体管的源极接所述地端，所述第一和第二晶体管的漏极均连接所述第五晶体管的漏极和所述反相器的输入端，所述第五晶体管的栅极接收另一路输入时钟信号，所述第五晶体管的源极连接所述电源端，所述第五晶体管的漏极连接所述反相器的输入端；第二晶体管、第三晶体管和第五晶体管的导通对信号A形成预放电；所述信号A为与第一晶体管、第二晶体管、第五晶体管的漏极以及反相器的输入端相连的节点信号；每个锁存模块的两个锁存单元的输出连接在一起。

全文数据：

权利要求：

百度查询： 浙江大学 用于高速八选一多路复用器的锁存器

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