申请/专利权人：南京航空航天大学

申请日：2021-01-07

公开（公告）日：2024-04-05

公开（公告）号：CN112819168B

主分类号：G06N10/20

分类号：G06N10/20;G06F7/72

优先权：

专利状态码：有效-授权

法律状态：2024.04.05#授权;2021.06.04#实质审查的生效;2021.05.18#公开

摘要：本发明公开了一种格密码加解密中的环多项式乘法器电路，具有高并行度，在FPGA硬件实现时达到了减少时间周期以及高吞吐率的效果，并简化了控制单元。同时，结合具体参数可将其中一个多项式乘法的系数采用有符号数表示，可在FPGA中单个DSP模块同一时钟完成两次乘法，优化模约减，大大加快了格密码加解密效率，减少了资源的消耗。

主权项：1.一种格密码加解密中的环多项式乘法器电路，其特征在于：包括256个6比特移位寄存器、128个有符号双模乘单元、256个13比特寄存器和控制单元；所述控制单元输出控制信号Crl_S和地址信号addr_ab，所述控制信号Crl_S表示有符号双模乘单元中的符号标志位；将多项式bx的256个系数按照b255,b254,…,b0的顺序串行输入至所述256个6比特移位寄存器，在每个时钟周期将多项式bx的256个系数两两一组与当前时钟周期对应的多项式ax的一个系数ai以及控制信号Crl_S分别输入所述128个有符号双模乘单元进行计算，在下一时钟周期将移位后的多项式bx的256个系数两两一组与多项式ax的一个系数ai+1以及控制信号Crl_S分别输入所述128个有符号双模乘单元进行计算，i＝0,1,…,254；将每个有符号双模乘单元的计算结果在每个时钟周期进行累加并将累加结果存入所述256个13比特寄存器，并根据地址信号addr_ab读取所述256个13比特寄存器中的数据，串行输出多项式dx，完成格密码中的环多项式乘法。

全文数据：

权利要求：

百度查询： 南京航空航天大学 一种格密码加解密中的环多项式乘法器电路

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