申请/专利权人：长江存储科技有限责任公司

申请日：2018-06-29

公开（公告）日：2024-04-05

公开（公告）号：CN108599746B

主分类号：H03K7/08

分类号：H03K7/08;H03K19/20

优先权：

专利状态码：有效-授权

法律状态：2024.04.05#授权;2018.10.26#实质审查的生效;2018.09.28#公开

摘要：本发明提供了一种自适应脉宽调整电路和快闪存储器。自适应脉宽调整电路，包括：一逻辑模块，适于根据一触发信号、一第一反馈信号和一第二反馈信号生成一输出信号；一第一回路，适于对输出信号至少进行一第一延迟，以生成第一反馈信号；以及一第二回路，适于对输出信号至少进行包含负载延迟的一第二延迟，以生成第二反馈信号；其中，触发信号包括一触发脉冲，第一反馈信号包括一第一反馈脉冲，第二反馈信号包括一第二反馈脉冲，输出信号包括一输出脉冲，输出脉冲的前沿由触发脉冲的前沿决定，输出脉冲的后沿由第二反馈脉冲的前沿决定。本发明的自适应脉宽调整电路可以根据负载的不同，自适应地调整输出信号的脉宽，实现了脉宽的自适应调整。

主权项：1.一种自适应脉宽调整电路，包括：一逻辑模块，适于根据一触发信号、一第一反馈信号和一第二反馈信号生成一输出信号，所述逻辑模块包括第二输入端和输出端，所述第二输入端用于接收所述第一反馈信号；一第一回路，适于对所述输出信号至少进行一第一延迟，以生成所述第一反馈信号，所述第一回路串接于所述逻辑模块的输出端和第二输入端之间；以及一第二回路，适于对所述输出信号至少进行包含负载延迟的一第二延迟，以生成所述第二反馈信号；其中，所述触发信号包括一触发脉冲，所述第一反馈信号包括一第一反馈脉冲，所述第二反馈信号包括一第二反馈脉冲，所述输出信号包括一输出脉冲，所述第一反馈脉冲的前沿位于所述触发脉冲的后沿之前，所述第二反馈脉冲的前沿位于所述第一反馈脉冲的前沿之后，并且位于所述第一反馈脉冲的后沿之前，所述输出脉冲的前沿由所述触发脉冲的前沿决定，所述输出脉冲的后沿由所述第二反馈脉冲的前沿决定。

全文数据：自适应脉宽调整电路、快闪存储器技术领域[0001]本发明主要涉及脉宽调整电路，尤其涉及一种自适应脉宽调整电路。背景技术[0002]电子电路通常使用脉冲信号作为使能、驱动信号。为生成具有一定脉宽的脉冲，通常采用奇数个反相器级联来实现。但这种由奇数个反相器级联来生成脉冲的方法，具有如下缺点：（1容易产生自激振荡；（2负载变化时，脉宽并不会改变，无法实现自适应，需要根据应用场景手动调整脉宽；（3当需求的脉宽较宽时，需要较多数目的反相器，致使芯片面积增大。[0003]特别地，当采用奇数个反相器级联生成的脉冲例如低电平脉冲作为存储器阵列MemoryArray的位线Bitline的驱动信号时，由于位线上的负载会变化，这就需要人为调整该奇数个反相器的参数，以将脉冲调整到合适的脉宽。另外，由于每级反相器传输速度很快，想要得到宽脉冲就需要很多级反相器级联，会导致芯片面积增大，并且会导致输出脉冲的边沿不陡峭。发明内容[0004]本发明要解决的技术问题是提供一种自适应脉宽调整电路，其能够根据负载自适应地调整脉宽。[0005]为解决上述技术问题，本发明的一方面提供了一种自适应脉宽调整电路，包括:一逻辑模块，适于根据一触发信号、一第一反馈信号和一第二反馈信号生成一输出信号;一第一回路，适于对所述输出信号至少进行一第一延迟，以生成所述第一反馈信号；以及一第二回路，适于对所述输出信号至少进行包含负载延迟的一第二延迟，以生成所述第二反馈信号；其中，所述触发信号包括一触发脉冲，所述第一反馈信号包括一第一反馈脉冲，所述第二反馈信号包括一第二反馈脉冲，所述输出信号包括一输出脉冲，所述第一反馈脉冲的前沿位于所述触发脉冲的后沿之前，所述第二反馈脉冲的前沿位于所述第一反馈脉冲的前沿之后，并且位于所述第一反馈脉冲的后沿之前，所述输出脉冲的前沿由所述触发脉冲的前沿决定，所述输出脉冲的后沿由所述第二反馈脉冲的前沿决定。[0006]在本发明的一实施例中，所述输出信号由所述触发信号与所述第一反馈信号执行或运算后，再与所述第二反馈信号执行与非运算的结果决定。[0007]在本发明的一实施例中，所述逻辑模块包括一或门和一与非门，所述或门适于接收所述触发信号和所述第一反馈信号，所述与非门适于接收所述或门的输出和所述第二反馈信号，并输出所述输出信号。[0008]在本发明的一实施例中，所述逻辑模块包括一第一逻辑子模块和一第二逻辑子模块，所述第一逻辑子模块与所述第二逻辑子模块串联连接，所述第一逻辑子模块和所述第二逻辑子模块的连接处适于输出所述输出信号，所述第一逻辑子模块包括一第一开关管、一第二开关管和一第三开关管，所述第一开关管与所述第二开关管串联连接后，与所述第三开关管并联连接，所述第二逻辑子模块包括一第四开关管、一第五开关管和一第六开关管，所述第四开关管与所述第五开关管并联连接后，与所述第六开关管串联连接，所述第一开关管和所述第四开关管根据所述触发信号的控制实现通断，所述第二开关管和所述第五开关管根据所述第一反馈信号的控制实现通断，所述第三开光管和所述第六开关管根据所述第二反馈信号的控制实现通断，所述第一开关管、所述第二开关管和所述第三开关管根据一第一逻辑电平导通，并且根据一第二逻辑电平关断，所述第三开关管、所述第四开关管和所述第五开关管根据所述第二逻辑电平导通，并且根据所述第一逻辑电平关断。[0009]在本发明的一实施例中，所述输出信号由所述触发信号与所述第一反馈信号执行与运算后，再与所述第二反馈信号执行或非运算的结果决定。[0010]在本发明的一实施例中，所述逻辑模块包括一与门和一或非门，所述与门适于接收所述触发信号和所述第一反馈信号，所述或非门适于接收所述与门的输出和所述第二反馈信号，并输出所述输出信号。[0011]在本发明的一实施例中，所述逻辑模块包括一第三逻辑子模块和一第四逻辑子模块，所述第三逻辑子模块与所述第四逻辑子模块串联连接，所述第三逻辑子模块和所述第四逻辑子模块的连接处适于输出所述输出信号，所述第三逻辑子模块包括一第七开关管、一第八开关管和一第九开关管，所述第七开关管与所述第八开关管并联连接后，与所述第九开关管串联连接，所述第四逻辑子模块包括一第十开关管、一第十一开关管和一第十二开关管，所述第十开关管与所述第十一开关管串联连接后，与所述第十二开关管并联连接，所述第七开关管和所述第十开关管根据所述触发信号的控制实现通断，所述第八开关管和所述第十一开关管根据所述第一反馈信号的控制实现通断，所述第九开光管和所述第十二开关管根据所述第二反馈信号的控制实现通断，所述第七开关管、所述第八开关管和所述第九开关管根据一第二逻辑电平导通，并且根据一第一逻辑电平关断，所述第十开关管、所述第十一开关管和所述第十二开关管根据所述第一逻辑电平导通，并且根据所述第二逻辑电平关断。[0012]在本发明的一实施例中，所述第一反馈信号由所述输出信号经所述第一延迟并取反后得到。[0013]在本发明的一实施例中，所述第一回路包括奇数个反相器。[0014]在本发明的一实施例中，所述第二回路包括偶数个反相器。[0015]在本发明的一实施例中，所述输出信号由所述触发信号与所述第一反馈信号执行或运算后，再与所述第二反馈信号执行与运算的结果决定。[0016]在本发明的一实施例中，所述逻辑模块包括一或门和一与门，所述或门适于接收所述触发信号和所述第一反馈信号，所述与门适于接收所述或门的输出和所述第二反馈信号，并输出所述输出信号。[0017]在本发明的一实施例中，所述输出信号由所述触发信号与所述第一反馈信号执行与运算后，再与所述第二反馈信号执行或运算的结果决定。[0018]在本发明的一实施例中，所述逻辑模块包括一与门和一或门，所述与门适于接收所述触发信号和所述第一反馈信号，所述或门适于接收所述与门的输出和所述第二反馈信号，并输出所述输出信号。[0019]在本发明的一实施例中，所述第一回路包括偶数个反相器。[0020]在本发明的一实施例中，所述第二反馈信号由所述输出信号至少经所述第二延迟并且取反后得到。[0021]在本发明的一实施例中，所述第二回路包括奇数个反相器。[0022]在本发明的一实施例中，所述负载设置于两个反相器之间。[0023]本发明的另一方面提供了一种快闪存储器，其特征在于，包括如上所述的自适应脉宽调整电路，其中所述输出信号适于作为位线信号。[0024]与现有技术相比，本发明具有以下优点：[0025]本发明的自适应脉宽调整电路可以根据负载的不同，自适应地调整输出信号的脉宽，实现了脉宽的自适应调整。另外，本发明的自适应脉宽调整电路实现简单，可以有效地降低脉冲产生电路在芯片中的占用面积，从而有利于降低芯片面积。此外，本发明的自适应脉宽调整电路可以输出经整形后的输出信号，具有输出脉冲的边沿陡峭，驱动能力强等优点。附图说明[0026]图1是本发明一些实施例的自适应脉宽调整电路的基本框图。[0027]图2是本发明一些实施例的触发信号、第一反馈信号、第二反馈信号和输出信号的波形示意图。[0028]图3是本发明一些实施例的自适应脉宽调整电路的示意图。[0029]图4是本发明一些实施例的逻辑模块的电路示意图。[0030]图5a是本发明一些实施例的模拟长距离线延迟的触发信号、第一反馈信号、第二反馈信号和输出信号的仿真波形图。[0031]图5b是本发明一些实施例的模拟短距离线延迟的触发信号、第一反馈信号、第二反馈信号和输出信号的仿真波形图。[0032]图6是本发明一些实施例的自适应脉宽调整电路的示意图。[0033]图7是本发明一些实施例的自适应脉宽调整电路的示意图。[0034]图8是本发明一些实施例的逻辑模块的电路示意图。[0035]图9a是本发明一些实施例的模拟长距离线延迟的触发信号、第一反馈信号、第二反馈信号和输出信号的仿真波形图。[0036]图9b是本发明一些实施例的模拟短距离线延迟的触发信号、第一反馈信号、第二反馈信号和输出信号的仿真波形图。[0037]图10是本发明一些实施例的自适应脉宽调整电路的示意图。[0038]图11是本发明一些实施例的快闪存储器的示意性框图。具体实施方式[0039]为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。[0040]在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。[0041]如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。[0042]图1是本发明一些实施例的自适应脉宽调整电路的基本框图。参考图1所示，自适应脉宽调整电路100可以包括逻辑模块110、第一回路120和第二回路130。逻辑模块110可以包括第一输入端111、第二输入端112、第三输入端113和输出端114。第一回路120可以串接于输出端114和第二输入端112之间。第二回路130可以串接于输出端114和第三输入端113之间。第二回路130上可以串接有负载600。[0043]第一输入端111可以接收触发信号A。第二输入端112可以接收第一反馈信号B。第三输入端113可以接收第二反馈信号C。逻辑模块110可以根据触发信号A、第一反馈信号B和第二反馈信号C生成输出信号0。具体来说，逻辑模块110可以对触发信号A、第一反馈信号B和第二反馈信号C执行逻辑运算，从而得到输出信号0。可以理解，触发信号A、第一反馈信号B、第二反馈信号C和输出信号0可以是电压信号或电流信号。[0044]输出信号0可以用于驱动负载600。在一些实施例中，可以直接利用输出信号0驱动负载600。在另一些是实例中，可以先对输出信号0进行整形等处理，再利用处理后的信号驱动负载600。[0045]第一回路120可以对输出信号0至少进行第一延迟，以生成第一反馈信号B。在一些实施例中，第一回路120还可以对输出信号0进行取反等操作，以得到与输出信号0反相的第一反馈信号B。可以理解，所述第一延迟的大小可以根据自适应脉宽调整电路100的应用场合而设定。[0046]第二回路130可以对输出信号0至少进行包含负载延迟的第二延迟，以生成第二反馈信号C。可以理解，当信号流过负载600时，由于负载600必然具有等效的电阻、电容和电感中的一者或多者，其必然会对信号造成延迟。也就是说，负载600会延迟流经其的信号。在一些实施例中，第二回路130还可以对输出信号0进行取反等操作，以得到与输出信号0反相的第二反馈信号C。同样可以理解，所述第二延迟的大小可以根据自适应脉宽调整电路100的应用场合而设定。[0047]图2是本发明一些实施例的触发信号A、第一反馈信号B、第二反馈信号C和输出信号〇的波形示意图。参考图2所示，触发信号A包括触发脉冲10,第一反馈信号B包括第一反馈脉冲20,第二反馈信号C包括第二反馈脉冲30,输出信号0包括输出脉冲40。第一反馈脉冲20的前沿20a位于触发脉冲10的后沿IOb之前。第二反馈脉冲30的前沿30a位于第一反馈脉冲20的前沿20a之后，并且位于第一反馈脉冲20的后沿20b之前。输出脉冲40的前沿40a由触发脉冲I〇的前沿IOa决定，输出脉冲40的后沿40b由第二反馈脉冲30的前沿30a决定。[0048]下面对触发信号A、第一反馈信号B、第二反馈信号C和输出信号0的跳变进行说明。[0049]在时刻tl之前，触发信号A处于低电平，第一反馈信号B处于低电平，第二反馈信号C处于高电平，逻辑模块110根据触发信号A、第一反馈信号B和第二反馈信号C生成具有高电平的输出信号0。[0050]在时刻tl，触发信号A由低电平跳变为高电平，此时第一反馈信号B仍处于低电平，第二反馈信号C仍处于高电平，逻辑模块110根据触发信号A、第一反馈信号B和第二反馈信号C使输出信号O由高电平跳变为低电平，即输出脉冲40的前沿40a由触发脉冲10的前沿IOa决定。[0051]由于第一反馈信号B是由第一反馈回路120对输出信号0至少进行第一延迟dl后得至IJ，因此，在输出信号0由高电平跳变为低电平后，经过第一延迟dl后，第一反馈信号B由低电平跳变为高电平。优选地，第一延迟dl小于触发脉冲10的宽度，以使第一反馈脉冲20的前沿20a位于触发脉冲20的后沿IOb之前，从而避免触发信号A由高电平跳变为低电平时导致输出信号〇由低电平跳变为高电平。具体来说，若在第一反馈信号B处于低电平、第二反馈信号C处于高电平的状态下，触发信号A由高电平跳变为低电平时（即回到时刻tl之前的状态），此时输出信号0也会由低电平跳变回高电平。[0052]由于第二反馈信号C是由第二反馈回路130对输出信号0至少进行第二延迟d2后得至IJ，因此，在输出信号0由高电平跳变为低电平后，经过第二延迟d2后，第二反馈信号C由高电平跳变为低电平。优选地，第二延迟d2大于第一延迟dl，以使第二反馈脉冲30的前沿30a位于第一延迟脉冲20的前沿20a之后，并且位于第一反馈脉冲20的后沿20b之前。如此，在第二反馈信号30由高电平跳变为低电平时，触发信号A处于低电平、第一反馈信号B处于高电平，逻辑模块110根据触发信号A、第一反馈信号B和第二反馈信号C使输出信号0由低电平跳变为高电平，即输出脉冲40的后沿40b由第二反馈脉冲40的前沿40a决定。[0053]由上述的说明可知，用于驱动负载600的输出信号0上的输出脉冲40的前沿40a是由触发脉冲10的前沿IOa决定，输出脉冲40的后沿40b是由第二反馈脉冲30的前沿30a决定，而第二反馈脉冲30的前沿30a是由输出脉冲40的前沿40a至少经包含负载延迟的第二延迟d2得到的，因此，输出脉冲40的脉宽可以根据负载600的不同而自适应地调整。[0054]需要说明的是，上述的触发信号A、第一反馈信号B、第二反馈信号C和输出信号0的电平仅是示例性的，并不是对本发明的限制。本领域技术人员可以理解，对触发信号A、第一反馈信号B、第二反馈信号C和输出信号0中的一者或多者的电平进行取反，并对逻辑模块110进行相适应的调整，同样可以实现本发明欲实现的功能。这样的实施例应落在本申请的权利要求书的范围内。[0055]在一些实施例中，输出信号0可以由触发信号A与第一反馈信号B执行或运算后，再与第二反馈信号C执行与非运算的结果决定。图3是本发明一些实施例的自适应脉宽调整电路的示意图。参考图3所示，自适应脉宽调整电路200可以包括逻辑模块210、第一回路220和第二回路230。[0056]逻辑模块210可以包括或门211和与非门212。或门211的一个输入端可以接收触发信号A，另一个输入端可以接收第一反馈信号B，输出端可以与与非门212的一个输入端连接。与非门212的一个输入端可以与或门211的输出端连接，以接收或门211的输出。与非门212的另一个输入端可以接收第二反馈信号C，输出端可以输出输出信号0。[0057]逻辑模块210的真值表如下：[0059]图4是本发明一些实施例的逻辑模块的电路示意图。参考图4所示，逻辑模块210可以包括第一逻辑子模块210a和第二逻辑子模块210b。第一逻辑子模块210a与第二逻辑子模块210b串联连接于电源电极Vdd和Vss之间。第一逻辑子模块210a和第二逻辑子模块210b的连接处适于输出输出信号0。[0060]第一逻辑子模块210a包括第一开关管210al、第二开关管210a2和第三开关管210a3。第一开关管210al与第二开关管210a2串联连接后，与第三开关管210a3并联连接。第一开关管210al的控制端可以接收触发信号A，以根据触发信号A的控制实现通断。第二开关管210a2的控制端可以接收第一反馈信号B，以根据第一反馈信号B的控制实现通断。第三开关管210a3的控制端可以接收第二反馈信号C，以根据第二反馈信号C的控制实现通断。第一开关管210al、第二开关管210a2和第三开关管210a3可以根据第一逻辑电平（例如低电平）导通，并且可以根据第二逻辑电平例如高电平关断。在一些实施例中，第一开关管210al、第二开关管210a2和第三开关管210a3可以是PMOS管。[0061]第二逻辑子模块210b包括第四开关管210bl、第五开关管210b2和第六开关管210b3。第四开关管210bl与第五开关管210b2并联连接后，与第六开关管210b3串联连接。第四开关管210bl的控制端可以接收触发信号A，以根据触发信号A的控制实现通断。第五开关管210b2的控制端可以接收第一反馈信号B，以根据第一反馈信号B的控制实现通断。第六开关管210b3的控制端可以接收第二反馈信号C，以根据第二反馈信号C的控制实现通断。第三开关管210bl、第四开关管210b2和第五开关管210b3可以根据第二逻辑电平（例如高电平）导通，并且可以根据第一逻辑电平例如低电平关断。在一些实施例中，第四开关管210bl、第五开关管210b2和第六开关管210b3可以是NMOS管。[0062]回到图3,第一回路220可以对输出信号0进行第一延迟并取反，以得到第一反馈信号B。在一些实施例中，第一回路220可以包括奇数个反相器700。如图3所示，第一回路220包括三个反相器700。可以理解，第一回路220上所具有的反相器700的具体个数可以根据自适应脉宽调整电路200的应用场合而设定，并非如图3所示的三个，例如还可以是一个、五个、七个、九个等。[0063]第二回路230可以对输出信号0进行包含负载延迟的第二延迟，以得到第二反馈信号C。在一些实施例中，第二回路230可以包括偶数个反相器700。如图3所示，第二回路230包括两个反相器700,且其中一个反相器700是与第一回路220共用的。可以理解，第二回路230上所具有的反相器700的具体个数可以根据自适应脉宽调整电路200的应用场合而设定，并非如图3所示的两个，例如还可以是四个、六个、八个等。[0064]图5a是本发明一些实施例的模拟长距离线延迟的触发信号、第一反馈信号、第二反馈信号和输出信号的仿真波形图。参考图5a所示，在该对自适应脉宽调整电路200的模拟长距离线延迟的仿真中，触发信号A具有触发脉冲10,第一反馈信号B具有第一反馈脉冲20，第二反馈信号C具有第二反馈脉冲30,输出信号0具有输出脉冲40。第二回路230具有第二延迟d21，相应地，输出脉冲40具有与第二延迟d21相当的脉宽wl。在一更具体的实施例中，该长距离线模型具有等效电阻值〇.2kΩ，等效电容值〇.4pF。[0065]图5b是本发明一些实施例的模拟短距离线延迟的触发信号、第一反馈信号、第二反馈信号和输出信号的仿真波形图。参考图5b所示，在该对自适应脉宽调整电路200的模拟短距离线延迟的仿真中，触发信号A具有触发脉冲10,第一反馈信号B具有第一反馈脉冲20，第二反馈信号C具有第二反馈脉冲30,输出信号0具有输出脉冲40。第二回路230具有第二延迟d22,相应地，输出脉冲40具有与第二延迟d22相当的脉宽w2。在一更具体的实施例中，该短距离线模型具有等效电阻值0.03kΩ，等效电容值〇.〇6pF。[0066]结合参考图5a和图5b所示，由于长距离线模型相较于短距离线模型具有较大的等效电阻值和等效电容值，因此第二延迟d21大于第二延迟d22,这也就导致输出脉冲40的脉宽wl大于输出脉冲40的脉宽w2。也就是说，当第二回路230中的负载600对输出信号0的延迟较大时，输出脉冲40具有较大的脉宽；当第二回路230中的负载600对输出信号0的延迟较小时，输出脉冲40具有较小的脉宽。如此，自适应脉宽调整电路200即可根据负载600的不同而自适应地调整输出脉冲40的脉宽。[0067]在一些实施例中，输出信号0可以由触发信号A与第一反馈信号B执行或运算后，再与第二反馈信号C执行与运算的结果决定。图6是本发明一些实施例的自适应脉宽调整电路的示意图。参考图6所示，自适应脉宽调整电路300可以包括逻辑模块310、第一回路320和第二回路330。[0068]逻辑模块310可以包括或门311和与门312。或门311的一个输入端可以接收触发信号A，另一个输入端可以接收第一反馈信号B，输出端可以与与门312的一个输入端连接。与门312的一个输入端可以与或门311的输出端连接，以接收或门311的输出。与门312的另一个输入端可以接收第二反馈信号C，输出端可以输出输出信号0。[0069]逻辑模块310的真值表如下：[0071]第一回路320可以对输出信号0进行第一延迟，以得到第一反馈信号B。在一些实施例中，第一回路320可以包括偶数个反相器700。如图6所示，第一回路320包括两个反相器700。可以理解，第一回路320上所具有的反相器700的具体个数可以根据自适应脉宽调整电路300的应用场合而设定，并非如图6所示的两个，例如还可以是四个、六个、八个等。[0072]第二回路330可以对输出信号0进行包含负载延迟的第二延迟并取反，以得到第二反馈信号C。在一些实施例中，第二回路330可以包括奇数个反相器700。如图6所示，第二回路330包括三个反相器700,且其中一个反相器700是与第一回路320共用的。可以理解，第二回路330上所具有的反相器700的具体个数可以根据自适应脉宽调整电路300的应用场合而设定，并非如图6所示的三个，例如还可以是一个、五个、七个、九个等。[0073]由于自适应脉宽调整电路300相对于自适应脉宽调整电路200的触发信号A、第一反馈信号B和第二反馈信号C是相同的，仅有输出信号0与自适应脉宽调整电路200的输出信号0反相，因此在此不再对触发信号A、第一反馈信号B、第二反馈信号C和输出信号0的关系展开描述。[0074]在一些实施例中，输出信号0可以由触发信号A与第一反馈信号B执行与运算后，再与第二反馈信号C执行或非运算的结果决定。图7是本发明一些实施例的自适应脉宽调整电路的示意图。参考图7所示，自适应脉宽调整电路400可以包括逻辑模块410、第一回路420和第二回路430。[0075]逻辑模块410可以包括与门411和或非门412。与门411的一个输入端可以接收触发信号A，另一个输入端可以接收第一反馈信号B，输出端可以与或非门412的一个输入端连接。或非门412的一个输入端可以与与门411的输出端连接，以接收与门411的输出。或非门412的另一个输入端可以接收第二反馈信号C，输出端可以输出输出信号0。[0076]逻辑模块410的真值表如下：[0078]图8是本发明一些实施例的逻辑模块的电路示意图。参考图8所示，逻辑模块410可以包括第一逻辑子模块410a和第二逻辑子模块410b。第一逻辑子模块410a与第二逻辑子模块410b串联连接于电源电极Vdd和Vss之间。第一逻辑子模块410a和第二逻辑子模块410b的连接处适于输出输出信号0。[0079]第三逻辑子模块410a包括第七开关管410al、第八开关管410a2和第九开关管410a3。第七开关管410al与第八开关管410a2并联连接后，与第九开关管410a3串联连接。第七开关管410al的控制端可以接收触发信号A，以根据触发信号A的控制实现通断。第八开关管410a2的控制端可以接收第一反馈信号B，以根据第一反馈信号B的控制实现通断。第九开关管410a3的控制端可以接收第二反馈信号C，以根据第二反馈信号C的控制实现通断。第七开关管410al、第八开关管410a2和第九开关管410a3可以根据第一逻辑电平（例如低电平）导通，并且可以根据第二逻辑电平例如高电平关断。在一些实施例中，第七开关管410al、第八开关管410a2和第九开关管410a3可以是PMOS管。[0080]第四逻辑子模块410b包括第十开关管410bl、第十一开关管410b2和第十二开关管410b3。第十开关管410bl与第十一开关管410b2串联连接后，与第十二开关管410b3并联连接。第十开关管410bl的控制端可以接收触发信号A，以根据触发信号A的控制实现通断。第十一开关管410b2的控制端可以接收第一反馈信号B，以根据第一反馈信号B的控制实现通断。第十二开关管410b3的控制端可以接收第二反馈信号C，以根据第二反馈信号C的控制实现通断。第十开关管410bl、第十一开关管410b2和第十二开关管410b3可以根据第二逻辑电平例如高电平导通，并且可以根据第一逻辑电平例如低电平关断。在一些实施例中，第十开关管410bl、第十一开关管410b2和第十二开关管410b3可以是NMOS管。[0081]回到图7,第一回路420可以对输出信号0进行第一延迟并取反，以得到第一反馈信号B。在一些实施例中，第一回路420可以包括奇数个反相器700。如图7所示，第一回路420包括三个反相器700。可以理解，第一回路420上所具有的反相器700的具体个数可以根据自适应脉宽调整电路400的应用场合而设定，并非如图3所示的三个，例如还可以是一个、五个、七个、九个等。[0082]第二回路430可以对输出信号0进行包含负载延迟的第二延迟，以得到第二反馈信号C。在一些实施例中，第二回路430可以包括偶数个反相器700。如图7所示，第二回路430包括两个反相器700,且其中一个反相器700是与第一回路420共用的。可以理解，第二回路430上所具有的反相器700的具体个数可以根据自适应脉宽调整电路400的应用场合而设定，并非如图7所示的两个，例如还可以是四个、六个、八个等。[0083]图9a是本发明一些实施例的模拟长距离线延迟的触发信号、第一反馈信号、第二反馈信号和输出信号的仿真波形图。参考图9a所示，在该对自适应脉宽调整电路400的模拟长距离线延迟的仿真中，触发信号A具有触发脉冲10,第一反馈信号B具有第一反馈脉冲20，第二反馈信号C具有第二反馈脉冲30,输出信号0具有输出脉冲40。第二回路430具有第二延迟d21，相应地，输出脉冲40具有与第二延迟d21相当的脉宽wl。在一更具体的实施例中，该长距离线模型具有等效电阻值〇.2kΩ，等效电容值〇.4pF。[0084]图9b是本发明一些实施例的模拟短距离线延迟的触发信号、第一反馈信号、第二反馈信号和输出信号的仿真波形图。参考图9b所示，在该对自适应脉宽调整电路400的模拟短距离线延迟的仿真中，触发信号A具有触发脉冲10,第一反馈信号B具有第一反馈脉冲20，第二反馈信号C具有第二反馈脉冲30,输出信号0具有输出脉冲40。第二回路430具有第二延迟d22,相应地，输出脉冲40具有与第二延迟d22相当的脉宽w2。在一更具体的实施例中，该短距离线模型具有等效电阻值0.03kΩ，等效电容值〇.〇6pF。[0085]结合参考图9a和图9b所示，由于长距离线模型相较于短距离线模型具有较大的等效电阻值和等效电容值，因此第二延迟d21大于第二延迟d22,这也就导致输出脉冲40的脉宽wl大于输出脉冲40的脉宽w2。也就是说，当第二回路430中的负载600对输出信号0的延迟较大时，输出脉冲40具有较大的脉宽；当第二回路430中的负载600对输出信号0的延迟较小时，输出脉冲40具有较小的脉宽。如此，自适应脉宽调整电路400即可根据负载600的不同而自适应地调整输出脉冲40的脉宽。[0086]在一些实施例中，输出信号0可以由触发信号A与第一反馈信号B执行与运算后，再与第二反馈信号C执行或运算的结果决定。图10是本发明一些实施例的自适应脉宽调整电路的示意图。参考图10所示，自适应脉宽调整电路500可以包括逻辑模块510、第一回路520和第二回路530。[0087]逻辑模块510可以包括与门511和或门512。与门511的一个输入端可以接收触发信号A，另一个输入端可以接收第一反馈信号B，输出端可以与或门512的一个输入端连接。或门512的一个输入端可以与与门511的输出端连接，以接收与门511的输出。或门512的另一个输入端可以接收第二反馈信号C，输出端可以输出输出信号0。[0088]逻辑模块510的真值表如下：[0090]第一回路520可以对输出信号0进行第一延迟，以得到第一反馈信号B。在一些实施例中，第一回路520可以包括偶数个反相器700。如图10所示，第一回路520包括两个反相器700。可以理解，第一回路520上所具有的反相器700的具体个数可以根据自适应脉宽调整电路500的应用场合而设定，并非如图10所示的两个，例如还可以是四个、六个、八个等。[0091]第二回路530可以对输出信号0进行包含负载延迟的第二延迟并取反，以得到第二反馈信号C。在一些实施例中，第二回路530可以包括奇数个反相器700。如图10所示，第二回路530包括三个反相器700,且其中一个反相器700是与第一回路520共用的。可以理解，第二回路530上所具有的反相器700的具体个数可以根据自适应脉宽调整电路500的应用场合而设定，并非如图10所示的三个，例如还可以是一个、五个、七个、九个等。[0092]由于自适应脉宽调整电路500相对于自适应脉宽调整电路400的触发信号A、第一反馈信号B和第二反馈信号C是相同的，仅有输出信号0与自适应脉宽调整电路400的输出信号0反相，因此在此不再对触发信号A、第一反馈信号B、第二反馈信号C和输出信号0的关系展开描述。[0093]在一些优选的实施例中，第二回路上的负载600可以设置于两个反相器700之间。如此，负载600接收到输出信号0是经反相器700整形后的，且具有较大的驱动能力，从而能够使自适应脉宽调整电路既能够随负载600自适应地调整输出脉冲，又具有较强的驱动能力。[0094]虽然在前述的实施例中，触发信号A的触发脉冲10在第二反馈脉冲30的前沿30a之前已结束，也就是说，触发脉冲10的后沿IOb位于第二反馈脉冲的前沿30a之前，但可以理解，触发脉冲10的后沿IOb位于第二反馈脉冲的后沿30b之后，前述的自适应脉宽调整电路100、200、300、400和500也是能够正常实现其功能的。[0095]需要说明的是，图示中所画的触发信号A、第一反馈信号B、第二反馈信号C和输出信号〇的波形是示意性的。在真实的信号中，触发信号A、第一反馈信号B、第二反馈信号C和输出信号〇的脉冲前沿和后沿可以具有一定的倾斜，平坦部分可以具有一定的抖动。[0096]图11是本发明一些实施例的快闪存储器的示意性框图。快闪存储器800包括自适应脉宽调整电路810和存储阵列820。自适应脉宽调整电路810的输出信号0可以作为存储阵列820的位线bitline信号。可以理解，自适应脉宽调整电路810可以是前述的自适应脉宽调整电路100、200、300、400和500中的一者或多者。[0097]虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

权利要求：1.一种自适应脉宽调整电路，包括：一逻辑模块，适于根据一触发信号、一第一反馈信号和一第二反馈信号生成一输出信号；一第一回路，适于对所述输出信号至少进行一第一延迟，以生成所述第一反馈信号；以及一第二回路，适于对所述输出信号至少进行包含负载延迟的一第二延迟，以生成所述第二反馈信号；其中，所述触发信号包括一触发脉冲，所述第一反馈信号包括一第一反馈脉冲，所述第二反馈信号包括一第二反馈脉冲，所述输出信号包括一输出脉冲，所述第一反馈脉冲的前沿位于所述触发脉冲的后沿之前，所述第二反馈脉冲的前沿位于所述第一反馈脉冲的前沿之后，并且位于所述第一反馈脉冲的后沿之前，所述输出脉冲的前沿由所述触发脉冲的前沿决定，所述输出脉冲的后沿由所述第二反馈脉冲的前沿决定。2.根据权利要求1所述的自适应脉宽调整电路，其特征在于，所述输出信号由所述触发信号与所述第一反馈信号执行或运算后，再与所述第二反馈信号执行与非运算的结果决定。3.根据权利要求2所述的自适应脉宽调整电路，其特征在于，所述逻辑模块包括一或门和一与非门，所述或门适于接收所述触发信号和所述第一反馈信号，所述与非门适于接收所述或门的输出和所述第二反馈信号，并输出所述输出信号。4.根据权利要求2所述的自适应脉宽调整电路，其特征在于，所述逻辑模块包括一第一逻辑子模块和一第二逻辑子模块，所述第一逻辑子模块与所述第二逻辑子模块串联连接，所述第一逻辑子模块和所述第二逻辑子模块的连接处适于输出所述输出信号，所述第一逻辑子模块包括一第一开关管、一第二开关管和一第三开关管，所述第一开关管与所述第二开关管串联连接后，与所述第三开关管并联连接，所述第二逻辑子模块包括一第四开关管、一第五开关管和一第六开关管，所述第四开关管与所述第五开关管并联连接后，与所述第六开关管串联连接，所述第一开关管和所述第四开关管根据所述触发信号的控制实现通断，所述第二开关管和所述第五开关管根据所述第一反馈信号的控制实现通断，所述第三开光管和所述第六开关管根据所述第二反馈信号的控制实现通断，所述第一开关管、所述第二开关管和所述第三开关管根据一第一逻辑电平导通，并且根据一第二逻辑电平关断，所述第三开关管、所述第四开关管和所述第五开关管根据所述第二逻辑电平导通，并且根据所述第一逻辑电平关断。5.根据权利要求1所述的自适应脉宽调整电路，其特征在于，所述输出信号由所述触发信号与所述第一反馈信号执行与运算后，再与所述第二反馈信号执行或非运算的结果决定。6.根据权利要求5所述的自适应脉宽调整电路，其特征在于，所述逻辑模块包括一与门和一或非门，所述与门适于接收所述触发信号和所述第一反馈信号，所述或非门适于接收所述与门的输出和所述第二反馈信号，并输出所述输出信号。7.根据权利要求5所述的自适应脉宽调整电路，其特征在于，所述逻辑模块包括一第三逻辑子模块和一第四逻辑子模块，所述第三逻辑子模块与所述第四逻辑子模块串联连接，所述第三逻辑子模块和所述第四逻辑子模块的连接处适于输出所述输出信号，所述第三逻辑子模块包括一第七开关管、一第八开关管和一第九开关管，所述第七开关管与所述第八开关管并联连接后，与所述第九开关管串联连接，所述第四逻辑子模块包括一第十开关管、一第十一开关管和一第十二开关管，所述第十开关管与所述第十一开关管串联连接后，与所述第十二开关管并联连接，所述第七开关管和所述第十开关管根据所述触发信号的控制实现通断，所述第八开关管和所述第十一开关管根据所述第一反馈信号的控制实现通断，所述第九开光管和所述第十二开关管根据所述第二反馈信号的控制实现通断，所述第七开关管、所述第八开关管和所述第九开关管根据一第二逻辑电平导通，并且根据一第一逻辑电平关断，所述第十开关管、所述第十一开关管和所述第十二开关管根据所述第一逻辑电平导通，并且根据所述第二逻辑电平关断。8.根据权利要求1所述的自适应脉宽调整电路，其特征在于，所述第一反馈信号由所述输出信号经所述第一延迟并取反后得到。9.根据权利要求8所述的自适应脉宽调整电路，其特征在于，所述第一回路包括奇数个反相器。10.根据权利要求1所述的自适应脉宽调整电路，其特征在于，所述第二回路包括偶数个反相器。11.根据权利要求1所述的自适应脉宽调整电路，其特征在于，所述输出信号由所述触发信号与所述第一反馈信号执行或运算后，再与所述第二反馈信号执行与运算的结果决定。12.根据权利要求11所述的自适应脉宽调整电路，其特征在于，所述逻辑模块包括一或门和一与门，所述或门适于接收所述触发信号和所述第一反馈信号，所述与门适于接收所述或门的输出和所述第二反馈信号，并输出所述输出信号。13.根据权利要求1所述的自适应脉宽调整电路，其特征在于，所述输出信号由所述触发信号与所述第一反馈信号执行与运算后，再与所述第二反馈信号执行或运算的结果决定。14.根据权利要求13所述的自适应脉宽调整电路，其特征在于，所述逻辑模块包括一与门和一或门，所述与门适于接收所述触发信号和所述第一反馈信号，所述或门适于接收所述与门的输出和所述第二反馈信号，并输出所述输出信号。15.根据权利要求1所述的自适应脉宽调整电路，其特征在于，所述第一回路包括偶数个反相器。16.根据权利要求1所述的自适应脉宽调整电路，其特征在于，所述第二反馈信号由所述输出信号至少经所述第二延迟并且取反后得到。17.根据权利要求16所述的自适应脉宽调整电路，其特征在于，所述第二回路包括奇数个反相器。18.根据权利要求1所述的自适应脉宽调整电路，其特征在于，所述负载设置于两个反相器之间。19.一种快闪存储器，其特征在于，包括如权利要求1至18中任一项所述的自适应脉宽调整电路，其中所述输出信号适于作为位线信号。

百度查询： 长江存储科技有限责任公司 自适应脉宽调整电路、快闪存储器

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