申请/专利权人：珠海市杰理科技股份有限公司

申请日：2022-01-10

公开（公告）日：2024-04-05

公开（公告）号：CN114826220B

主分类号：H03K5/135

分类号：H03K5/135;G06F1/08;G06F1/324

优先权：

专利状态码：有效-授权

法律状态：2024.04.05#授权;2022.08.16#实质审查的生效;2022.07.29#公开

摘要：本发明提供了一种芯片、时钟生成电路及时钟控制电路，该时钟控制电路包括控制信号生成单元、分频单元、同步D触发器、或门以及输出时钟开关。时钟源开启或关闭过程中产生的时钟毛刺不能从输出时钟开关输出，即减少或避免最终时钟中含有由时钟源开启而带来的时钟毛刺，从而提高产品稳定性，提升用户体验。

主权项：1.一种时钟控制电路，其特征在于，包括：控制信号生成单元、分频单元、同步D触发器、或门以及输出时钟开关；所述控制信号生成单元接收使能信号端的使能信号和所述同步D触发器的输出端输出的现态输出信号并输出有效的控制信号；所述或门接收所述有效的控制信号和所述现态输出信号生成有效的时钟源开关信号以控制时钟源开启而输出初始时钟；所述分频单元接收所述初始时钟，在所述有效的时钟源开关信号的控制下输出有效沿比所述初始时钟有效沿延后的分频后时钟；在所述分频后时钟的有效沿来到之前，所述同步D触发器的输出端维持输出所述现态输出信号；所述输出时钟开关在所述现态输出信号控制下关闭而不输出最终时钟；在所述分频后时钟的有效沿来到时，所述同步D触发器的输出端输出与所述有效的控制信号相同的次态输出信号；所述控制信号生成单元接收所述使能信号和所述次态输出信号并维持输出所述有效的控制信号，所述或门接收所述有效的控制信号和所述次态输出信号生成所述有效的时钟源开关信号以控制所述时钟源维持开启而输出所述初始时钟；所述分频单元接收所述初始时钟，在所述有效的时钟源开关信号的控制下维持输出所述分频后时钟；所述输出时钟开关在所述次态输出信号控制下开启，所述输出时钟开关接收所述初始时钟并输出所述最终时钟。

全文数据：

权利要求：

百度查询： 珠海市杰理科技股份有限公司 一种芯片、时钟生成电路及时钟控制电路

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