申请/专利权人：高通股份有限公司

申请日：2018-02-22

公开（公告）日：2024-04-05

公开（公告）号：CN110291511B

主分类号：G06F13/16

分类号：G06F13/16

优先权：["20170227 US 62/463,896","20180221 US 15/901,693"]

专利状态码：有效-授权

法律状态：2024.04.05#授权;2019.10.29#实质审查的生效;2019.09.27#公开

摘要：本发明的方面涉及向用于存储器的注册时钟驱动器RCD提供单数据速率SDR模式或双数据速率DDR模式。因此，设备及方法可包含：确定数据速率模式选择准则；基于所述数据速率模式选择准则来选择数据速率模式；针对所述数据速率模式配置主机接口；及针对所述数据速率模式配置RCD输入接口。在一个方面中，所述设备及方法进一步包含：在所述主机接口上及在所述RCD输入接口上激活时钟信号；使用所述时钟信号将数据从所述主机接口传送至所述RCD输入接口；及在1N模式或2N模式中使用所述时钟信号从RCD输出接口传送所述数据。且，所述数据速率模式为所述SDR模式或所述DDR模式中的一者。

主权项：1.一种用于向用于存储器的注册时钟驱动器RCD提供单数据速率SDR模式或双数据速率DDR模式的方法，其包括：确定一或多个数据速率模式选择准则；基于所述一或多个数据速率模式选择准则来选择数据速率模式；针对所述数据速率模式配置主机接口；针对所述数据速率模式配置所述注册时钟驱动器RCD的RCD输入接口；以及在1N模式或2N模式中从RCD输出接口传送数据，其中在所述1N模式中在每个时钟边缘传送数据，并且其中在所述2N模式中在每隔一个上升或下降时钟边缘传送所述数据。

全文数据：向用于动态随机存取存储器DRAM的注册时钟驱动器RCD的命令及地址CA总线提供单数据速率SDR模式或双数据速率DDR模式相关申请案的交叉参考本申请案主张2017年2月27日在美国专利商标局申请的未决美国临时申请案第62463,896号及2018年2月21日在美国专利商标局申请的非临时申请案第15901,693号的优先权，所述申请案的全部内容以引用的方式并入本文中。技术领域本发明大体上涉及存储器装置的命令及地址CA总线的领域，且尤其涉及向用于动态随机存取存储器DRAM的注册时钟驱动器RCD的命令及地址CA总线提供单数据速率SDR模式或双数据速率DDR模式。背景技术动态随机存取存储器DRAM技术可在寻址机构例如，注册时钟驱动器RCD从主机的命令地址CA输入总线上利用双数据速率DDR模式，且在RCD至DRAM装置的CA输出总线上利用单数据速率SDR模式。在一个实例中，CA输入总线可在从主机至RCD输入的冗长信号路径上路由。然而，由于路径长度、路径噪声、路径衰减及路径反射例如，阻抗失配，尤其是随着时钟速率增加，CA输入总线的信号完整性可能会受到严重损害。举例来说，信号完整性降级可能会限制时钟频率缩放即，以较高速率运行时钟频率以改善总体处理系统性能。另外，信号完整性降级可能会在DRAM初始化期间导致次最佳信号校准。此外，随着多个存储器装置例如，DRAM与共同CA总线一起进行安装，信号完整性降级可能会恶化，此安装可能会增加总线负载且导致进一步的信号完整性降级。因此，需要改善式存储元件架构，其会随着时钟频率增加而保持针对存储器控制路径例如，CA总线的信号完整性要求。发明内容以下内容呈现本发明的一或多个方面的简化概述，以便提供对这些方面的基本理解。此概述并非本发明的所有预期特征的广泛概观，且既不意图识别本发明的所有方面的关键或决定性要素，也不意图划定本发明的任何或所有方面的范围。其唯一目的是以简化形式呈现本发明的一或多个方面的一些概念作为稍后呈现的更详细描述的序言。在一个方面中，本发明提供模式选择。因此，一种用于向用于存储器的注册时钟驱动器RCD提供单数据速率SDR模式或双数据速率DDR模式的方法包含：确定一或多个数据速率模式选择准则；基于所述一或多个数据速率模式选择准则来选择数据速率模式；针对所述数据速率模式配置主机接口；及针对所述数据速率模式配置所述注册时钟驱动器RCD的RCD输入接口。在一个实例中，所述数据速率模式为所述SDR模式或所述DDR模式中的一者。在一个实例中，所述主机接口为用于经由输入总线连接至所述注册时钟驱动器RCD的主机的输出。在一个实例中，所述RCD输入接口为用于经由所述输入总线连接至所述主机的所述注册时钟驱动器RCD的输入。在一个实例中，所述数据速率模式在初始化时被设置且贯穿会话保持静态。在一个实例中，所述数据速率模式贯穿会话在所述SDR模式与所述DDR模式之间可变。在一个实例中，所述方法进一步包含使用时钟信号在所述主机接口与所述RCD输入接口之间传送数据。在一个实例中，所述传送数据包含写入WRITE操作。在一个实例中，所述传送数据包含读取READ操作。在一个实例中，所述数据包含命令或地址。在一个实例中，所述方法进一步包含在1N模式或2N模式中使用所述时钟信号从RCD输出接口传送所述数据。在一个实例中，所述RCD输出接口为经由输出总线至所述存储器的所述RCD的输出。在一个实例中，所述存储器为动态随机存取存储器DRAM。在一个实例中，所述方法进一步包含在所述主机接口上及在所述RCD输入接口上激活所述时钟信号。在一个实例中，所述方法进一步包含配置所述主机接口以使用时钟信号在所述主机接口上发起数据传送。在一个实例中，所述方法进一步包含配置所述RCD输入接口以使用所述时钟信号在所述RCD输入接口上发起数据接收。在一个实例中，所述一或多个数据速率模式选择准则包含以下各者中的至少一者：时钟速度、突发长度、存取统计、读取写入比率、时延、占空因数、页面聚类、流式处理特性、直流电功率约束，或使用地址相关性度量而量化的数据业务特性。本发明的另一方面提供一种用于向用于存储器的注册时钟驱动器RCD提供单数据速率SDR模式或双数据速率DDR模式的设备，所述设备包含：存储器控制器，其中所述存储器控制器确定一或多个数据速率模式选择准则，基于所述一或多个数据速率模式选择准则来选择数据速率模式，针对所述数据速率模式配置主机接口，且针对所述数据速率模式配置RCD输入接口；时钟产生器，其耦合至所述存储器控制器，其中所述时钟产生器在所述主机接口上及在所述RCD输入接口上激活时钟信号；及主机，其耦合至所述存储器控制器，其中所述主机使用所述时钟信号在所述主机接口与所述RCD输入接口之间传送数据。在一个实例中，所述设备进一步包含注册时钟驱动器RCD，所述RCD耦合至所述存储器控制器，其中所述RCD在1N模式或2N模式中使用所述时钟信号从RCD输出接口传送所述数据。在一个实例中，所述主机包含所述主机接口，且所述注册时钟驱动器RCD包含所述RCD输入接口及所述RCD输出接口。在一个实例中，所述数据速率模式为所述SDR模式或所述DDR模式中的一者。在一个实例中，所述数据速率模式在初始化时被设置且贯穿会话保持静态。在一个实例中，所述数据速率模式贯穿会话在所述SDR模式与所述DDR模式之间可变。本发明的另一方面提供一种用于向用于存储器的注册时钟驱动器RCD提供单数据速率SDR模式或双数据速率DDR模式的设备，其包含：用于确定一或多个数据速率模式选择准则的装置；用于基于所述一或多个数据速率模式选择准则来选择数据速率模式的装置；用于针对所述数据速率模式配置主机接口的装置；及用于针对所述数据速率模式配置所述注册时钟驱动器RCD的RCD输入接口的装置。在一个实例中，所述设备进一步包含：用于在所述主机接口上及在所述RCD输入接口上激活时钟信号的装置；及用于使用所述时钟信号将数据从所述主机接口传送至所述RCD输入接口的装置。在一个实例中，所述设备进一步包含用于在1N模式或2N模式中使用所述时钟信号从RCD输出接口传送所述数据的装置。在一个实例中，所述数据速率模式为所述SDR模式或所述DDR模式中的一者。本发明的另一方面提供一种计算机可读媒体，其存储计算机可执行代码，所述计算机可执行代码可在装置上操作，所述装置包含至少一个处理器及耦合至所述至少一个处理器的至少一个存储器，其中所述至少一个处理器经配置以向用于存储器的注册时钟驱动器RCD提供单数据速率SDR模式或双数据速率DDR模式，所述计算机可执行代码包含：用于致使计算机确定一或多个数据速率模式选择准则的指令；用于致使所述计算机基于所述一或多个数据速率模式选择准则来选择数据速率模式的指令；用于致使所述计算机针对所述数据速率模式配置主机接口的指令；及用于致使所述计算机针对所述数据速率模式配置所述注册时钟驱动器RCD的RCD输入接口的指令。在一个实例中，所述计算机可读媒体进一步包含：用于致使所述计算机在所述主机接口上及在所述RCD输入接口上激活时钟信号的指令；用于致使所述计算机使用所述时钟信号将数据从所述主机接口传送至所述RCD输入接口的指令，且其中所述数据速率模式为所述SDR模式或所述DDR模式中的一者；及用于致使所述计算机在1N模式或2N模式中使用所述时钟信号从RCD输出接口传送所述数据的指令。在审阅以下详细描述后，本发明的这些及其它方面就将变得更充分地理解。在审阅结合附图的本发明的特定示范性实施例的以下描述后，本发明的其它方面、特征及实施例就将对于所属领域的一般技术人员来说变得显而易见。虽然下文可关于某些实施例及图来论述本发明的特征，但本发明的所有实施例可包含本文中所论述的有利特征中的一或多者。换句话说，虽然可将一或多个实施例论述为具有某些有利特征，但根据本文中所论述的本发明的各个实施例还可使用这些特征中的一或多者。以相似方式，虽然下文可将示范性实施例论述为装置、系统或方法实施例，但应理解，可在各种装置、系统及方法中实施这些示范性实施例。附图说明图1绘示展示存储器控制器与存储器之间的发信的实例存储器系统。图2绘示在主机与存储器之间具有注册时钟装置RCD的实例存储器系统。图3绘示具有两个输入总线及四个输出总线的双通道RCD的实例。图4绘示单数据速率SDR模式中的单单位间隔UI时序图的实例。图5绘示单数据速率SDR模式中的双单位间隔UI时序图的实例。图6绘示用于针对用于动态随机存取存储器DRAM的注册时钟驱动器RCD的命令地址CA总线选择及执行数据速率模式的实例流程图。具体实施方式下文结合附图所阐述的详细描述意图作为本发明的各个方面的描述，且并不意图表示可实践本发明的仅有方面。本发明中所描述的每一方面是仅仅作为本发明的实例或说明而提供，且未必应被认作比其它方面优选或有利。为了提供对本发明的透彻理解的目的，详细描述包含特定细节。然而，对于所属领域的技术人员来说将显而易见，可在没有这些特定细节的情况下实践本发明。在一些例子中，以框图形式展示熟知的结构及装置以便避免混淆本发明的概念。缩写词及其它描述性术语可仅仅出于方便及清楚起见而使用，且并不意图限制本发明的范围。虽然出于阐释简单起见而将方法展示及描述为一系列动作，但应理解及了解，所述方法并不受到动作的次序限制，这是因为：根据一或多个方面，一些动作可以与本文中所展示及描述的次序不同的次序发生及或与其它动作同时发生。举例来说，所属领域的技术人员应理解及了解，方法可替代地被表示为一系列相互关联状态或事件，例如呈状态图。此外，根据一或多个方面，可能并不需要所有所说明动作来实施方法。动态随机存取存储器DRAM装置通常用作例如个人计算机PC、膝上型计算机、移动装置、个人数字助理PDA等等的处理系统中的存储元件。DRAM可包含多个存储器单元，其中每一存储器单元可包含晶体管及电容器以存储单一信息位。DRAM可用于至少两种类型的数据传送操作：写入操作及读取操作。DRAM可将多个位存储至存储器中，这为写入操作，其使用写入数据线以将位从数据源传送至DRAM数据输入端口以用于将数据存储至存储器中。此外，DRAM可从存储器检索多个位，这为读取操作，其使用读取数据线以将位从DRAM数据输出端口传送至数据目的地以用于从存储器检索数据。写入操作及读取操作可经由单独控制路径例如，命令地址CA总线进行控制。命令为指定所要操作或状态例如，写入、读取、清除、重置等等的一组位样式。地址为指定用于写入操作或读取操作的所要存储器位置的特定位样式群组。应注意，地址位样式中的位的数量未必等于写入操作或读取操作中传送的位的数量。通常，处理系统中的数据传送操作发生于主机与存储元件之间。主机可包含处理器例如，中央处理器单元CPU、微处理器、微控制器、多处理器等等。在一个实例中，从主机至存储元件例如，DRAM的控制路径例如，CA总线可能需要用于信号调节的中间装置例如，注册时钟驱动器RCD。信号调节可包含例如缓冲、信号注册、重新计时、重新驱动等等。RCD可为存储元件的部分，例如，DRAM；或RCD可为存储器模块中的一个组件，例如，双内联存储器模块DIMM。存储器装置例如，DRAM可使用时钟信号，例如，周期性方波参考信号例如，具有交替的低电平及高电平，以调节DRAM的同步操作。时钟信号可包含多个重复时钟循环。一般来说，DRAM可在各种模式例如，数据速率模式中运行。所使用的两种数据速率模式为单数据速率SDR模式及双数据速率DDR模式。数据速率模式可用于控制路径例如，CA总线。举例来说，在SDR模式中，仅在时钟循环的上升边缘即，低高转变或下降边缘即，高低转变时传送数据。即，每时钟循环仅发生一次数据传送操作。在DDR模式中，在时钟循环的上升边缘及下降边缘时传送数据。即，每时钟循环发生两次数据传送操作。DRAM技术已随着时间推移而演进以实现功能渐进地越来越强大的存储器装置。举例来说，DRAM技术已从DDR1发展至DDR2、DDR3、DDR4、DDR5等等。DRAM接口要求是由工业标准组织例如，联合电子装置工程委员会JEDEC规定以确保不同厂商之间的装置兼容性。一种形式的挥发性存储器即，存储元件为动态随机存取存储器DRAM。主机例如，计算机、处理器、控制器等等可使用DRAM以用于快速地存储及检索数据及指令。可使用寻址机构例如，存储器控制路径在DRAM中存储及或检索数据以指定用于数据存储或数据检索的DRAM位置。一种类型的存储器控制路径为命令地址CA总线。在一些状况下，被称为注册时钟驱动器RCD的中间装置通过提供信号调节而在主机与DRAM之间进行调解。RCD具有输入CA总线及输出CA总线。一种形式的调解为数据速率模式调解。所使用的两种DRAM数据速率模式为单数据速率SDR模式及双数据速率DDR模式。图1绘示展示存储器控制器与存储器之间的发信的实例存储器系统100。图1中展示两个元件：存储器控制器110及存储器120。图1中还展示存储器控制器110与存储器120之间的三个信号路径：a命令地址CA总线130；b数据总线140；及c时钟信号150。在一个实例中，存储器控制器110为主机的部分，所述主机作为写入操作的部分而在数据总线140上将数据发送至存储器120，或作为读取操作的部分而在数据总线140上从存储器120接收数据。命令地址CA总线130可用以执行写入操作或读取操作，且针对任一操作指定所要存储器地址。另外，时钟信号150可用以使写入操作及读取操作的步调同步。在一个实例中，时钟信号150是由耦合至存储器控制器110的时钟产生器160产生。在另一实例中，虽然未展示，但时钟产生器160可直接耦合至存储器120。在另一实例中，时钟产生器160可经由时钟分配电路未展示耦合至存储器控制器110及存储器120中的任一者或两者。图2绘示在主机210与存储器230之间具有注册时钟装置RCD220的实例存储器系统200。在一个实例中，存储器230为动态随机存取存储器DRAM。图2中展示控制地址CA输入总线240及控制地址CA输出总线250。主机210可包含主机接口，所述主机接口为连接至CA输入总线240的主机210的输出，所述输出被输入至RCD220。RCD220可包含RCD输入接口，所述RCD输入接口为从主机210连接至CA输入总线240的RCD的输入。主机接口及RCD输入接口允许使用CA输入总线240在主机210与RCD220之间互连。RCD220可包含RCD输出接口，所述RCD输出接口为经由CA输出总线250至存储器230的存储器230的输出。具有N+p个位的CA输入总线240将命令数据及地址输入数据从主机210递送至RCD220。N标示经由CA输入总线传送的位的数量，且p标示经由CA输入总线的奇偶校验位的数量。举例来说，p＝0标示无奇偶校验状况，p＝1标示单奇偶校验状况，p＝2标示双奇偶校验状况等等。具有2N+q个位的CA输出总线250将命令输出数据及地址输出数据从RCD220递送至存储器230。2N标示经由CA输出总线传送的位的数量，且p标示经由CA输出总线的奇偶校验位的数量。CA输出总线可添加奇偶校验位即，q≠0或可能不添加奇偶校验位即，q＝0。此外，模式选择控制线260被展示为RCD的模式选择输入。在一个实例中，模式选择控制线260可用以针对CA输入总线240选择数据速率模式。举例来说，数据速率模式可为单数据速率SDR、双数据速率DDR、四倍数据速率QDR等等。在一个实例中，数据速率模式可在初始化时被设置且可针对会话保持静态。在另一实例中，数据速率模式可在会话当中改变。即，数据速率模式可在SDR模式与DDR模式之间变化。在一个实例中，会话为用于执行操作步骤群组的持续时间。举例来说，会话可为用户登录与用户注销之间的持续时间。在一个实例中，数据速率模式选择可允许优化操作情境。举例来说，数据速率模式选择可取决于各种操作情境来优化SDR模式或DDR模式的选择。在一个方面中，数据速率模式选择可基于时钟速度、突发长度、直流电功率约束、数据业务特性、存取统计、读取写入比率、时延、占空因数、页面聚类，及或流式处理特性。举例来说，可取决于时钟速度来选择数据速率模式，这是因为DDR模式操作可能受到最大DDR模式时钟速度限定例如，由于DDR模式中的较高速度缩放有限。举例来说，可取决于突发长度来选择数据速率模式，这是因为较长突发长度提供较高数据传送速率，使得SDR模式可最佳。举例来说，可取决于直流电功率约束来选择数据速率模式，这是因为DDR模式操作相比于SDR模式可消耗较多的直流电功率。举例来说，可取决于存取统计或数据业务特性例如，随机存取或聚类相关存取来选择数据速率模式。在一个实例中，对于DDR模式，随机存取可能更适当，且对于SDR模式，聚类存取可能更适当。在一个实例中，可使用地址相关性度量来量化数据业务特性。地址相关性度量量化顺序存储器存取的随机性。在一个实例中，地址相关性度量为范围从0至1变动的归一化值，其中0标示完全不相关的顺序存储器存取例如，随机存取，且1标示完全相关的顺序存储器存取例如，聚类存储器存取。在一个实例中，当选择SDR模式时，数据速率模式选择可允许较宽松的时序约束、直流电功率节省、缩减通道特性化训练时间例如，均衡器训练等等。举例来说，较宽松的时序约束可包含较宽松的接口设置及保持时间，例如，从DDR模式中的半时钟循环放宽至SDR模式中的全时钟循环。在一个实例中，此宽松时序约束会促进缩放至较高的时钟速度且实现严格的时钟偏移要求。此外，在一个实例中，板约束可能不允许使用DDR模式。图3绘示具有两个CA输入总线及四个CA输出总线的双通道RCD300的实例。在图3的实例中，展示两个CA输入总线D0CA320及D1CA330，且展示四个CA输出总线Q0ACA340、Q0BCA350、Q1ACA360及Q1BCA370。RCD300的每一通道可包含一个CA输入总线及两个CA输出总线。举例来说，第一通道可包含用于CA输入总线的D0CA320及用于两个CA输出总线的Q0ACA340及Q0BCA350。举例来说，第二通道可包含用于CA输入总线的D1CA330及用于两个CA输出总线的Q1ACA360及Q1BCA370。在一个实例中，CA输入总线各自包含N个位，且CA输出总线各自包含2N个位。CA输入总线还可包含长度为p个位的输入奇偶校验位；即，p＝0，p＝1或p1。且，CA输出总线可包含长度为q的输出奇偶校验位；即，q＝0，q＝1或q1。在一个实例中，CA输入总线可在SDR模式或DDR模式中操作，且CA输出总线可在SDR模式中操作。对于CA输出总线，SDR模式还可被标示为2N模式。在2N模式中，仅在每隔一个时钟边缘时传送数据，例如每隔一个上升边缘。在1N模式中，在每一时钟边缘时传送数据，例如每一上升边缘。在一个实例中，RCD300在CA输入总线即，面对主机上支持两种输入数据速率模式：单数据速率SDR模式及双数据速率DDR模式，以控制CA输入总线上的位的注册。举例来说，可使用至RCD的模式选择控制线来选择输入数据速率模式。在图2中将模式选择控制线的实例绘示为模式选择控制线260。在另一实例中，可通过编程RCD中的模式控制位来选择输入数据模式。举例来说，经由CA输入总线上的命令来编程模式控制位。在一个实例中，模式选择控制线的默认状态为SDR模式。在一个实例中，默认状态为在没有明确命令用以设置系统状态的情况下所使用的系统状态。CA输入总线具有N个位的位宽度。在一个实例中，N＝7。作为一实例，可将单一输入奇偶校验位或多个输入奇偶校验位添加至CA输入总线，超出N个位。即，p＝1或p1。CA输出总线具有2N个位的位宽度。在一个实例中，2N＝14。作为一实例，可能不将输出奇偶校验位添加至CA输出总线；即，q＝0。或，可将输出奇偶校验位添加至CA输出总线；即，q＝1或q1。在一实例中，RCD可将CA输入总线的位宽度从N个位扩展至CA输出总线上的2N个位。表1绘示CA输入总线位也称为DCA至CA输出总线位也称为QCA的一种可能映射。举例来说，CA输入总线位可被个别地指定为输入位0、输入位1、输入位2等等，其中输入位0可为CA输入总线位的最低有效位LSB。举例来说，DCA0可指D0CA或D1CA的输入位0，DCA1可指D0CA或D1CA的输入位1，DCA2可指D0CA或D1CA的输入位2等等。举例来说，CA输出总线位可被个别地指定为输出位0、输出位1、输出位2等等，其中输出位0可为CA输出总线位的最低有效位LSB。举例来说，QCA0可指Q0CA或Q1CA的输出位0，QCA1可指Q0CA或Q1CA的输出位1，QCA2可指Q0CA或Q1CA的输出位2等等。表1U1DCA0DCA1DCA2DCA3DCA4DCA5DCA60QCA0QCA1QCA2QCA3QCA4QCA5QCA61QCA7QCA8QCA9QCA10QCA11QCA12QCA13此外，在一个实例中，UI标示单位间隔，也被称为符号持续时间。举例来说，一个UI为信号状态改变之间的最小时间间隔例如，脉冲时间或符号持续时间，其中一个UI为每一连续脉冲或符号所花费的时间。在一个实例中，表1展示输入数据至输出数据的映射，其中可存在7个输入数据位例如，DCA及14个输出数据位例如，QCA。举例来说，可遍及被标记为UI0及UI1的两个UI传送输入数据例如，DCA。举例来说，来自UI0的输入数据可产生第一输出数据子集例如，QCA0至QCA6，且来自UI1的输入数据可产生第二输出数据子集例如，QCA7至QCA13。举例来说，在用于CA输入总线即，DCA的SDR模式中，对于主机接口，模式选择控制线保持于SDR模式，且当在CA输入总线DCA上启用SDR模式时，CA输出总线即，QCA在2N模式中操作。在此状况下，优点可为RCD在2N模式中在CA输出总线上获得较多的设置及保持时间，这会改善信号完整性裕度。在一个实例中，在SDR模式中在CA输出总线上可存在额外半循环时钟延迟，这是因为在时钟信号的下一上升边缘而非时钟信号的下一下降边缘时捕获数据。在一个实例中，因为读取时延通常为数十个时钟循环，所以此延迟的性能影响最小。另外，CA输出总线利用率在SDR模式中可能加倍，但性能影响最小，这是因为通常花费八个时钟循环以将用于每一命令的数据传送至DRAM。图4绘示单数据速率SDR模式中的单单位间隔UI时序图400的实例。在图4的实例中，遍及一个UI传送命令或地址，其中一个UI表示符号持续时间。在图4的顶部处展示输入时钟DCK_t及其补体DCK_c，其中时钟上升边缘是运用起立箭头标示。输入芯片选择信号DCS_n用以选择用于存储器输入操作的芯片。使用输入CA总线信号DCA来传送命令或地址。在一个实例中，DCA具有7个输入位，被标示为DCA[6:0]。可使用奇偶校验信号DPAR未展示来传达用于输入CA总线信号的奇偶校验。还绘示了输出时钟QCK_t及其补体QCK_c。输出芯片选择信号QCS_n用以选择用于存储器输出操作的芯片。使用输出CA总线信号QCA来传送命令或地址。在一个实例中，QCA具有14个输出位，被标示为DCA[13:0]。在一个实例中，QCA每隔一个时钟循环传送数据，即，每UI一次。图5绘示单数据速率SDR模式中的双单位间隔UI时序图500的实例。在图5的实例中，遍及两个UI传送命令或地址，其中一个UI表示符号持续时间。在图5的顶部处展示输入时钟DCK_t及其补体DCK_c，其中时钟上升边缘是运用起立箭头标示。输入芯片选择信号DCS_n用以选择用于存储器输入操作的芯片。使用输入CA总线信号DCA来传送命令或地址。在一个实例中，DCA具有7个输入位，被标示为DCA[6:0]。可使用奇偶校验信号DPAR未展示来传达用于输入CA总线信号的奇偶校验。还绘示了输出时钟QCK_t及其补体QCK_c。输出芯片选择信号QCS_n用以选择用于存储器输出操作的芯片。使用输出CA总线信号QCA来传送命令或地址。在一个实例中，QCA具有14个输出位，被标示为DCA[13:0]。在一个实例中，QCA每隔一个时钟循环传送数据，即，每2个UI一次。表2绘示经由注册时钟驱动器RCD的传播延迟tPDM的特性。表21.tPDM是针对0nCK命令时延加法器而定义。2.用于SDR模式的tPDM是从要输出的CK_tCK_c上升边缘交叉点而测量。图6绘示用于针对用于动态随机存取存储器DRAM的注册时钟驱动器RCD的命令地址CA总线选择及执行数据速率模式的实例流程图600。在框610中，确定一或多个数据速率模式选择准则。在一个方面中，数据速率模式选择准则可基于存储器特征及或应用需要。存储器特征的实例可包含时钟速度及或突发长度。应用需要的实例可包含存取统计、读取写入比率、时延、占空因数、页面聚类，及或流式处理特性。在一个实例中，数据速率模式选择准则可包含直流电功率约束及或数据业务特性。举例来说，对于超出速度阈值的时钟速度，DDR模式可能不可行，且数据速率模式选择准则可基于时钟速度。在一个实例中，如果时钟速度超过速度阈值，那么选择SDR模式。如果时钟速度未超过速度阈值，那么选择DDR模式。在一个实例中，速度阈值可为4.8千兆传送每秒Gtps。举例来说，数据速率模式选择准则可基于突发长度。在一个实例中，如果突发长度大于或等于突发长度阈值，那么选择SDR模式。如果突发长度小于突发长度阈值，那么选择DDR模式。在一个实例中，突发长度阈值为16个时钟循环。在另一实例中，突发长度阈值为32个时钟循环。在一个实例中，突发长度为在CA输入总线240图2所展示上传送的符号群组以时钟循环而测量。举例来说，数据速率模式选择准则可基于数据业务特性或存取统计，例如地址相关性度量。地址相关性度量量化顺序存储器存取的随机性。在一个实例中，地址相关性度量为范围从0至1变动的归一化值，其中0标示完全不相关的顺序存储器存取例如，随机存取，且1标示完全相关的顺序存储器存取例如，聚类存储器存取。在一个实例中，针对数据速率模式选择准则定义地址相关性度量阈值。举例来说，如果地址相关性度量超过地址相关性度量阈值，那么选择SDR模式。否则，选择DDR模式。在一个实例中，由存储器控制器例如，存储器控制器110执行框610中的步骤。在框620中，基于一或多个数据速率模式选择准则来选择数据速率模式。在一个实例中，数据速率模式为单数据速率SDR模式及双数据速率DDR模式。在另一实例中，数据速率模式为四倍数据速率QDR模式。在一个实例中，由存储器控制器例如，存储器控制器110执行框620中的步骤。在框630中，针对数据速率模式配置主机接口。主机接口为例如经由第一总线例如，图2所展示的CA输入总线240至RCD的主机的输出。举例来说，如果SDR模式为数据速率模式，那么针对SDR模式配置主机接口。在另一实例中，如果DDR模式为数据速率模式，那么针对DDR模式配置主机接口。在一个方面中，主机接口为第一命令地址总线接口。在一个方面中，主机接口包含第一数据总线及第一时钟信号。在一个方面中，配置主机接口可包含使用第一时钟信号经由第一数据总线在主机接口上发起数据传送。在一个实例中，由存储器控制器例如，存储器控制器110执行框630中的步骤。在框640中，针对数据速率模式即，SDR模式或DDR模式配置RCD输入接口。RCD输入接口为例如从主机经由第一总线例如，图2所展示的CA输入总线240至RCD的输入。在一个实例中，RCD输入接口为第二命令地址总线接口。第一命令地址总线接口及第二命令地址总线接口可连接至CA输入总线。在一个实例中，用于SDR模式的主机接口及RCD输入接口包含N个输入位。且，在另一实例中，用于DDR模式的主机接口及RCD输入接口包含N个输入位。在一个实例中，主机接口及RCD输入接口可包含多个输入奇偶校验位。且，在一个方面中，配置RCD输入接口可包含使用时钟信号在RCD输入接口上发起数据接收。在一个实例中，由存储器控制器例如，存储器控制器110执行框640中的步骤。在框650中，在主机接口上及在RCD输入接口上激活时钟信号。在一个实例中，时钟信号为方波信号。在另一实例中，时钟信号为正弦波信号。在另一实例中，时钟信号为具有时钟速率R的周期性信号。在一个实例中，SDR模式在时钟信号上升边缘时传送数据。在另一实例中，SDR模式在时钟信号下降边缘时传送数据。在一个实例中，DDR模式在时钟信号上升边缘及时钟信号下降边缘两者时传送数据。在一个实例中，由时钟产生器例如，时钟产生器160执行框650中的步骤。在框660中，针对数据速率模式即，SDR模式或DDR模式使用时钟信号将数据从主机接口传送至RCD输入接口。在一个实例中，经传送数据为命令。在一个实例中，经传送数据为地址。在一个实例中，地址用以指定用于数据存储或数据检索的存储器位置。在一个实例中，在框660中，在主机接口与RCE输入接口之间传送数据。在一个实例中，传送数据包含写入操作。在一个实例中，传送数据包含读取操作。在一个实例中，数据包含命令或地址。在一个实例中，命令包含指定所要操作或状态例如，写入、读取、清除、重置等等的一组位样式。在一个实例中，地址为指定用于写入操作或读取操作的所要存储器位置的特定位样式群组。在一个实例中，由主机例如，主机210执行框660中的步骤。在一个实例中，由主机例如，主机210结合RCD例如，RCD220而执行框660中的步骤。在一个实例中，使用输入总线例如，CA输入总线240来执行框660中的步骤。在框670中，在1N模式或2N模式中使用时钟信号将数据从RCD输出接口传送至存储器。在1N模式中，在每一时钟信号边缘时传送数据，例如每一上升边缘或每一下降边缘。RCD输出接口为经由第二总线例如，图2所展示的CA输出总线250至存储器例如，图2所展示的存储器230的RCD的输出。在2N模式中，在每隔一个时钟信号边缘时传送数据，例如每隔一个上升边缘或每隔一个下降边缘。在一个实例中，经传送数据为命令。在一个实例中，经传送数据为地址。在一个实例中，地址用以指定用于数据存储例如，写入操作或数据检索例如，读取操作的存储器位置。在一个实例中，存储器为动态随机存取存储器DRAM。在一个实例中，由RCD例如，RCD220执行框670中的步骤。在一个实例中，由RCD例如，RCD220结合存储器例如，存储器230而执行框670中的步骤。在一个实例中，使用输出总线例如，CA输出总线250来执行框670中的步骤。所属领域的技术人员应理解，在不脱离本发明的范围及精神的情况下，图6中的实例流程图中所揭示的步骤可按其次序进行互换。此外，所属领域的技术人员应理解，流程图中所说明的步骤并非独占式，且可包含其它步骤，或可删除实例流程图中的一或多个步骤，而不影响本发明的范围及精神。所属领域的技术人员应进一步了解，结合本文中所揭示的实例而描述的各种说明性组件、逻辑块及或算法步骤可被实施为电子硬件、固件、计算机软件或其组合。为了清楚地说明硬件、固件及软件的此可互换性，各种说明性组件、逻辑块及或算法步骤已在上文大体上在其功能性方面予以描述。此功能性被实施为硬件、固件还是软件取决于特定应用及强加于整个系统的设计约束。所属领域的技术人员可针对每一特定应用以不同方式实施所描述功能性，但不应将这些实施决策解释为导致脱离本发明的范围或精神。举例来说，对于图6的框中所描述的各个步骤，实施方案可包含硬件及或软件。在一些实例中，驻留于主机例如，图2所展示的主机210中或主机外部的存储器控制器可容纳硬件及或软件。对于硬件实施方案，处理单元可实施于以下各者内：一或多个专用集成电路ASIC、数字信号处理器DSP、数字信号处理装置DSPD、可编程逻辑装置PLD、现场可编程门阵列FPGA、处理器、控制器、微控制器、微处理器、经设计以执行其中所描述的功能的其它电子单元，或其组合。在运用软件的情况下，实施方案可经由执行其中所描述的功能的模块例如，过程、函数等等。软件代码可存储于存储器单元中且由处理器单元执行。另外，本文中所描述的各种说明性流程图、逻辑块及或算法步骤还可被编码为所属领域中所知的任何计算机可读媒体上携载的计算机可读指令，或实施于所属领域中所知的任何计算机程序产品中。在一个方面中，计算机可读媒体包含非暂时性计算机可读媒体。计算机可读媒体可包含计算机存储媒体及通信媒体两者，通信媒体包含促进将计算机程序从一个位置传送至另一位置的任何媒体。存储媒体可为可由计算机存取的任何可用媒体。作为实例而非限制，此计算机可读媒体可包含RAM、ROM、EEPROM、CD-ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用以携载或存储呈指令或数据结构形式的所要程序代码且可由计算机存取的任何其它媒体。在一个方面中，图6中用于向用于动态随机存取存储器DRAM的注册时钟驱动器RCD的命令及地址CA总线提供单数据速率SDR模式或双数据速率DDR模式的步骤中的一或多者可由一或多个处理器执行，所述一或多个处理器可包含硬件、软件、固件等等。在一个方面中，图6中的步骤中的一或多者可由一或多个处理器执行，所述一或多个处理器可包含硬件、软件、固件等等。举例来说，所述一或多个处理器可用以执行为执行图14的流程图中的步骤所需要的软件或固件。软件应被广义地认作意指指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用程序、软件应用程序、软件包、例程、子例程、对象、可执行文件、执行线程、过程、函数等等，而无论被称为软件、固件、中间件、微代码、硬件描述语言还是其它。软件可驻留于计算机可读媒体上。计算机可读媒体可为非暂时性计算机可读媒体。作为实例，非暂时性计算机可读媒体包含磁性存储装置例如，硬盘、软盘、磁条、光盘例如，紧密光盘CD或数字多功能光盘DVD、智能卡、快闪存储器装置例如，卡、棒或钥匙形驱动器、随机存取存储器RAM、只读存储器ROM、可编程ROMPROM、可擦除PROMEPROM、电可擦除PROMEEPROM、寄存器、抽取式磁盘，及用于存储可由计算机存取及读取的软件及或指令的任何其它合适媒体。作为实例，计算机可读媒体还可包含载波、传输线，及用于传输可由计算机存取及读取的软件及或指令的任何其它合适媒体。计算机可读媒体可驻留于处理系统中，驻留于处理系统外部，或跨越包含处理系统的多个实体而分布。计算机可读媒体可体现于计算机程序产品中。作为实例，计算机程序产品可包含封装材料中的计算机可读媒体。计算机可读媒体可包含用于动态随机存取存储器DRAM的注册时钟驱动器RCD的命令及地址CA总线的单数据速率SDR模式或双数据速率DDR模式的软件或固件。所属领域的技术人员将认识到如何最佳地实施贯穿本发明所呈现的所描述功能性，这取决于特定应用及强加于整个系统的整体设计约束。提供所揭示方面的先前描述以使所属领域的任何技术人员皆能够制作或使用本发明。在不脱离本发明的精神或范围的情况下，对这些方面的各种修改对于所属领域的技术人员来说将容易显而易见，且可将本文中所定义的一般原理应用于其它方面。

权利要求：1.一种用于向用于存储器的注册时钟驱动器RCD提供单数据速率SDR模式或双数据速率DDR模式的方法，其包括：确定一或多个数据速率模式选择准则；基于所述一或多个数据速率模式选择准则来选择数据速率模式；针对所述数据速率模式配置主机接口；及针对所述数据速率模式配置所述注册时钟驱动器RCD的RCD输入接口。2.根据权利要求1所述的方法，其中所述数据速率模式为所述SDR模式或所述DDR模式中的一者。3.根据权利要求2所述的方法，其中所述主机接口为用于经由输入总线连接至所述注册时钟驱动器RCD的主机的输出。4.根据权利要求3所述的方法，其中所述RCD输入接口为用于经由所述输入总线连接至所述主机的所述注册时钟驱动器RCD的输入。5.根据权利要求1所述的方法，其中所述数据速率模式在初始化时被设置且贯穿会话保持静态。6.根据权利要求1所述的方法，其中所述数据速率模式贯穿会话在所述SDR模式与所述DDR模式之间可变。7.根据权利要求1所述的方法，其进一步包括使用时钟信号在所述主机接口与所述RCD输入接口之间传送数据。8.根据权利要求7所述的方法，其中所述传送数据包含写入操作。9.根据权利要求7所述的方法，其中所述传送数据包含读取操作。10.根据权利要求7所述的方法，其中所述数据包含命令或地址。11.根据权利要求7所述的方法，其进一步包括在1N模式或2N模式中使用所述时钟信号从RCD输出接口传送所述数据。12.根据权利要求11所述的方法，其中所述RCD输出接口为经由输出总线至所述存储器的所述RCD的输出。13.根据权利要求12所述的方法，其中所述存储器为动态随机存取存储器DRAM。14.根据权利要求7所述的方法，其进一步包括在所述主机接口上及在所述RCD输入接口上激活所述时钟信号。15.根据权利要求1所述的方法，其进一步包括配置所述主机接口以使用时钟信号在所述主机接口上发起数据传送。16.根据权利要求15所述的方法，其进一步包括配置所述RCD输入接口以使用所述时钟信号在所述RCD输入接口上发起数据接收。17.根据权利要求1所述的方法，其中所述一或多个数据速率模式选择准则包含以下各者中的至少一者：时钟速度、突发长度、存取统计、读取写入比率、时延、占空因数、页面聚类、流式处理特性、直流电功率约束，或使用地址相关性度量而量化的数据业务特性。18.一种用于向用于存储器的注册时钟驱动器RCD提供单数据速率SDR模式或双数据速率DDR模式的设备，所述设备包括：存储器控制器，其中所述存储器控制器确定一或多个数据速率模式选择准则，基于所述一或多个数据速率模式选择准则来选择数据速率模式，针对所述数据速率模式配置主机接口，且针对所述数据速率模式配置RCD输入接口；时钟产生器，其耦合至所述存储器控制器，其中所述时钟产生器在所述主机接口上及在所述RCD输入接口上激活时钟信号；及主机，其耦合至所述存储器控制器，其中所述主机使用所述时钟信号在所述主机接口与所述RCD输入接口之间传送数据。19.根据权利要求18所述的设备，其进一步包括注册时钟驱动器RCD，所述RCD耦合至所述存储器控制器，其中所述RCD在1N模式或2N模式中使用所述时钟信号从RCD输出接口传送所述数据。20.根据权利要求19所述的设备，其中所述主机包括所述主机接口，且所述注册时钟驱动器RCD包括所述RCD输入接口及所述RCD输出接口。21.根据权利要求18所述的设备，其中所述数据速率模式为所述SDR模式或所述DDR模式中的一者。22.根据权利要求21所述的设备，其中所述数据速率模式在初始化时被设置且贯穿会话保持静态。23.根据权利要求21所述的设备，其中所述数据速率模式贯穿会话在所述SDR模式与所述DDR模式之间可变。24.一种用于向用于存储器的注册时钟驱动器RCD提供单数据速率SDR模式或双数据速率DDR模式的设备，其包括：用于确定一或多个数据速率模式选择准则的装置；用于基于所述一或多个数据速率模式选择准则来选择数据速率模式的装置；用于针对所述数据速率模式配置主机接口的装置；及用于针对所述数据速率模式配置所述注册时钟驱动器RCD的RCD输入接口的装置。25.根据权利要求24所述的设备，其进一步包括：用于在所述主机接口上及在所述RCD输入接口上激活时钟信号的装置；及用于使用所述时钟信号将数据从所述主机接口传送至所述RCD输入接口的装置。26.根据权利要求25所述的设备，其进一步包括用于在1N模式或2N模式中使用所述时钟信号从RCD输出接口传送所述数据的装置。27.根据权利要求24所述的设备，其中所述数据速率模式为所述SDR模式或所述DDR模式中的一者。28.一种计算机可读媒体，其存储计算机可执行代码，所述计算机可执行代码可在装置上操作，所述装置包括至少一个处理器及耦合至所述至少一个处理器的至少一个存储器，其中所述至少一个处理器经配置以向用于存储器的注册时钟驱动器RCD提供单数据速率SDR模式或双数据速率DDR模式，所述计算机可执行代码包括：用于致使计算机确定一或多个数据速率模式选择准则的指令；用于致使所述计算机基于所述一或多个数据速率模式选择准则来选择数据速率模式的指令；用于致使所述计算机针对所述数据速率模式配置主机接口的指令；及用于致使所述计算机针对所述数据速率模式配置所述注册时钟驱动器RCD的RCD输入接口的指令。29.根据权利要求28所述的计算机可读媒体，其进一步包括：用于致使所述计算机在所述主机接口上及在所述RCD输入接口上激活时钟信号的指令；及用于致使所述计算机使用所述时钟信号将数据从所述主机接口传送至所述RCD输入接口的指令，且其中所述数据速率模式为所述SDR模式或所述DDR模式中的一者。30.根据权利要求29所述的计算机可读媒体，其进一步包括：用于致使所述计算机在1N模式或2N模式中使用所述时钟信号从RCD输出接口传送所述数据的指令。

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