申请/专利权人：重庆中科渝芯电子有限公司;中国电子科技集团公司第二十四研究所

申请日：2020-06-23

公开（公告）日：2024-04-30

公开（公告）号：CN111933694B

主分类号：H01L29/10

分类号：H01L29/10;H01L29/423;H01L29/808;H01L21/28;H01L21/337

优先权：

专利状态码：有效-授权

法律状态：2024.04.30#授权;2020.12.01#实质审查的生效;2020.11.13#公开

摘要：本发明公开了一种多晶自掺杂平滑顶栅JFET器件及其制造方法；器件包括P型衬底100、P型埋层101、N型外延层102、P型隔离穿透区103、场氧层104、预氧层105、P型沟道区106、P型重掺杂源漏区107、多晶栅区108、N型栅扩散区109、TEOS金属前介质层110、源漏极第一层金属111和栅极第一层金属112。制造方法步骤为：1注入第一导电类型埋层。2生长第二导电类型外延层。3注入第一导电类型隔离穿透区。4生长场氧层。5注入第一导电类型沟道区。6注入第一导电类型重掺杂源漏区。7形成多晶栅区。8刻蚀出第二导电类型栅扩散区。9淀积TEOS金属前介质层。形成源漏极第一层金属和栅极第一层金属。本发明器件的对输入阻抗的大小以及对阈值电压精确控制的能力都有很大的提升。

主权项：1.一种多晶自掺杂平滑顶栅JFET器件，其特征在于，包括第一导电类型衬底100、第一导电类型埋层101、第二导电类型外延层102、第一导电类型隔离穿透区103、场氧层104、预氧层105、第一导电类型沟道区106、第一导电类型重掺杂源漏区107、多晶栅区108、第二导电类型栅扩散区109、TEOS金属前介质层110、源漏极第一层金属111和栅极第一层金属112；所述第一导电类型衬底100上表面的两端淀积有第一导电类型埋层101；所述第二导电类型外延层102覆盖在第一导电类型衬底100之上；所述第二导电类型外延层102的两端与第一导电类型埋层101相接触；所述第一导电类型隔离穿透区103的下表面与第一导电类型埋层101上表面相连；所述第一导电类型隔离穿透区103与第二导电类型外延层102的两端相接触；所述场氧层104覆盖在第一导电类型隔离穿透区103的上表面；所述场氧层104和第二导电类型外延层102上表面接触；所述场氧层104和第一导电类型沟道区106接触；所述预氧层105覆盖在第二导电类型外延层102上表面；所述预氧层105的两端分别与位于不同位置的场氧层104相接触；所述第一导电类型沟道区106填充在第二导电类型外延层102内；所述第一导电类型重掺杂源漏区107填充在第一导电类型沟道区106内，位于第一导电类型沟道区106两端；所述第一导电类型重掺杂源漏区107内开设有接触孔I；所述接触孔I分别与预氧层105和TEOS金属前介质层110相接触；所述多晶栅区108部分覆盖在第一导电类型沟道区106上表面；所述多晶栅区108与栅极第一层金属112的下表面接触；所述多晶栅区108内开设有接触孔II；所述接触孔II与TEOS金属前介质层110相接触；所述第二导电类型栅扩散区109位于第一导电类型沟道区106内部；所述第二导电类型栅扩散区109的上表面与所述多晶栅区108的下表面相接触；所述TEOS金属前介质层110覆盖在多晶自掺杂平滑顶栅JFET器件未开设接触孔I、接触孔II的表面；所述源漏极第一层金属111填充在接触孔I内部；所述源漏极第一层金属111覆盖在第一导电类型重掺杂源漏区107之上；所述源漏极第一层金属111分别与预氧层105、第一导电类型重掺杂源漏区107和TEOS金属前介质层110相接触；所述栅极第一层金属112填充在接触孔II内；所述栅极第一层金属112分别与多晶栅区108和TEOS金属前介质层110相接触；所述第一导电类型重掺杂源漏区107呈条状结构；多晶自掺杂平滑顶栅JFET器件的制造方法，包括以下步骤：1选取第一导电类型衬底100，并在第一导电类型衬底100之上生长一层氧化层；2进行第一次光刻；激光刻蚀去胶后，在第一导电类型衬底100表面生长一层氧化层；在第一导电类型衬底100内注入第一导电类型埋层101；3漂去氧化层，并在第一导电类型衬底100表面生长第二导电类型外延层102，热生长一层氧化层；4进行第二次光刻，并在第一导电类型埋层101之上注入第一导电类型隔离穿透区103；利用LP淀积法在第二导电类型外延层102表面淀积SIN；在第一导电类型隔离穿透区103上生长场氧层104；5进行第三次光刻，并在第二导电类型外延层102内注入第二导电类型杂质，生长一层氧化层；6剥离残余SIN，生长一层氧化层；7进行第四次光刻；光刻后，在第二导电类型外延层102内注入第一导电类型沟道区106；8进行第五次光刻，光刻后在第一导电类型沟道区106内注入第一导电类型重掺杂源漏区107；9进行第六次光刻，光刻后刻蚀漂掉预氧化层然后去胶，淀积多晶硅膜层，然后采用注入，离子注入条件为：剂量1e15～5e15cm-2、能量20～40KeV；10进行第七次光刻，刻蚀掉多余的多晶硅，剩余多晶栅区108；11利用LP淀积法淀积氧化层；12进行第八次光刻，刻蚀出接触孔I、接触孔II；13在多晶自掺杂平滑顶栅JFET器件未开设接触孔I、接触孔II的表面淀积TEOS金属前介质层110；在接触孔I、接触孔II内淀积第一层金属，并进行第九次光刻、反刻铝，形成源漏极第一层金属111和栅极第一层金属112；14在源漏极第一层金属111和栅极第一层金属112表面生长钝化层；15第十二次光刻，刻蚀出压焊点；16低温退火后，进行硅片初测、切割、装架、烧结和封装测试；退火温度500℃～510℃。

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