申请/专利权人：湖南大学

申请日：2017-09-25

公开（公告）日：2020-06-09

公开（公告）号：CN107887332B

主分类号：H01L21/8234(20060101)

分类号：H01L21/8234(20060101);H01L21/8238(20060101);H01L23/528(20060101);H01L27/088(20060101);H01L27/092(20060101)

优先权：

专利状态码：有效-授权

法律状态：2020.06.09#授权;2018.05.01#实质审查的生效;2018.04.06#公开

摘要：本发明实施例提供一种用于斩波电路的单片集成半导体芯片及其制备方法，该半导体芯片包括：主控开关MOSFET、同步整流MOSFET、CMOS逻辑驱动芯片；主控开关MOSFET的第一源极区和同步整流MOSFET的第二漏极区通过金属互连线互联并作为半导体芯片的第一预留接口VSW，主控开关MOSFET的第一栅极结构和同步整流MOSFET的第二栅极结构分别连接到CMOS逻辑驱动芯片中第一CMOS和第二CMOS的输出节点，主控开关MOSFET的第一漏极区通过金属互连线引出半导体芯片的第二预留接口Vin。应用本发明实施例提供的方案，能够减小斩波电路体积，减少寄生参数，从而提高功率密度和可靠性。

主权项：1.一种用于斩波电路的单片集成半导体芯片，其特征在于，包括：P型的衬底（10）、主控开关MOSFET（20）、同步整流MOSFET（30）和CMOS逻辑驱动芯片及金属互连线；其中，所述主控开关MOSFET（20）包括：设置在所述衬底以上的第一栅极结构（201）、设置在所述第一栅极结构（201）以下的所述衬底（10）中的N型的第一阱区（202）、设置在所述第一阱区（202）中的P型的第二阱区（203）、在所述第二阱区（203）中形成的N型的第一源极区（204）和N型的第一漏极区（205）；所述同步整流MOSFET包括：设置在所述衬底以上的第二栅极结构（301）、设置在所述第二栅极结构（301）以下的所述衬底（10）中的N型的第二源极区（302）和N型的第二漏极区（303），所述第二源极区通过欧姆接触连接至所述衬底（10）；所述CMOS逻辑驱动芯片包括：第一CMOS、第二CMOS；所述第一CMOS、所述第二CMOS分别设置于所述衬底（10）中的预先设置的两个第三阱区（401）中；所述第一CMOS的输出节点与所述主控开关MOSFET的所述第一栅极结构（201）采用金属互连线互连，所述第二CMOS的输出节点与所述同步整流MOSFET的所述第二栅极结构（301）采用金属互连线互连；所述第一CMOS通过其所处的第三阱区（401）与所述衬底形成的第二PN结，与所述主控开关MOSFET隔离；所述第二CMOS通过其所处的第三阱区（401）与所述衬底形成的第三PN结与所述同步整流MOSFET隔离；所述金属互连线被配置用于使得：作为所述半导体芯片的第一预留接口的输出节点连接到所述第一源极区（204）和所述第二漏极区（303），作为所述半导体芯片的第二预留接口的漏极输入节点连接到所述第一漏极区（205），所述半导体芯片的源极输入节点连接到所述衬底。

全文数据：一种用于斩波电路的单片集成半导体芯片及其制备方法技术领域[0001]本发明实施例涉及电力电子技术领域，尤其涉及一种用于斩波电路的单片集成半导体芯片及其制备方法。背景技术[0002]开关电源是利用现代电力电子技术，控制开关晶体管开通和关断的时间比率以维持稳定输出电压的一种电源。开关电源一般由PWMPulseWidthModulation，脉冲宽度调制）控制ICsIntegratedCircuits，集成电路）和MOSFETMetal-Oxide-SemiconductorField-EffectTransistor，金属氧化物半导体场效应晶体管构成。[0003]随着电力电子技术的发展和创新，使得开关电源技术也在不断地创新。目前，开关电源以小型、轻量和高效率的特点被广泛应用几乎所有的电子设备，是当今电子信息产业飞速发展不可缺少的一种电源方式。[0004]同步整流降压斩波电路是开关电源的重要组成部分，被广泛应用于便携式电脑、移动通信设备和其他的便携式设备中。同步整流降压斩波电路中通常可以包括驱动控制电路、降压斩波外围电路、主控开关器件和同步整流器件。[000S]目前，主控开关器件和同步整流器件为斩波电路的核心功率器件，均可以采用功率M0SFET。这样，通过驱动控制电路控制作为主控开关器件的M0SFET的开启关断，以及通过驱动控制电路控制作为同步整流器件的M0SFET的开启关断。其中，驱动控制电路与核心功率器件之间、主控开关器与同步整流器件之间，以及核心功率器件与降压斩波外围电路之间，一般都是通过外部连线连接，以共同实现同步整流降压。[0006]由于现有斩波电路中作为斩波电路的核心功率器件的主控开关器件与同步整流器件，是两个独立的器件，核心功率器件占用体积较大，导致斩波电路体积也较大;而且，主控开关器件与同步整流器件之间的外部连线连接，以及核心功率器件与驱动控制电路之间的外部连线连接会增加寄生参数，降低可靠性。发明内容[0007]鉴于现有技术中的上述缺陷或不足，本发明实施例提供一种用于斩波电路的单片集成半导体芯片及其制备方法，能够减少斩波电路核心功率器件和驱动控制电路所占用的体积，减小斩波电路的体积，从而提高功率密度;而且能够减少寄生参数，提高可靠性。[0008]第一方面，本发明实施例提供了一种用于斩波电路的单片集成半导体芯片，包括：P型的衬底（10、主控开关金属氧化物场效应晶体管M0SFET20、同步整流M0SFET30和CMOS逻辑驱动芯片及金属互连线；[0009]其中，所述主控开关M0SFET20包括：[0010]设置在所述衬底以上的第一栅极结构2〇1、设置在所述第一栅极结构201以下的所述衬底（1〇中的N型的第一阱区（2〇2、设置在所述第一阱区（202中的P型的第二阴:区203、在所述第二阱区（20¾中形成的N型的第一源极区（204和N型的第一漏极区（2〇5;[0011]所述同步整流M0SFET包括：[0012]设置在所述衬底以上的第二栅极结构301、设置在所述第二栅极结构301以下的所述衬底（10中的N型的第二源极区（302和N型的第二漏极区（303，所述第二源极区通过欧姆接触连接至所述衬底10;[0013]所述CMOS逻辑驱动芯片包括：[0014]第一互补金属氧化物半导体CMOS、第二CMOS;[0015]所示第一CMOS、所述第二CMOS分别设置于所述衬底（1〇中的预先设置的两个第三阱区（401中；_[0016]所述第一CMOS的输出节点与所述主控开关M0SFET的所述第一栅极结构201采用金属互连线互连，所述第二CMOS的输出节点与所述同步整流M0SFET的所述第二栅极结构301采用金属互连线互连；[0017]所述第一CMOS通过其所处的第三阱区（401与所述衬底形成的第二PN结，与所述主控开关M0SFET隔离;所述第二CMOS通过其所处的第三阱区（401与所述衬底形成的第三PN结与所述同步整流M0SFET隔离；[0018]所述金属互连线被配置用于使得：[0019]作为所述半导体芯片的第一预留接口的输出节点连接到所述第一源极区（204和所述第二漏极区（303，作为所述半导体芯片的第二预留接口的漏极输入节点连接到所述第一漏极区205，所述半导体芯片的源极输入节点连接到所述衬底。[0020]第二方面，本发明实施例还提供了一种斩波电路，包括:驱动控制电路、降压斩波外围电路和第一方面实施例提供的半导体芯片;其中，[0021]所述驱动控制电路中的CMOS逻辑驱动芯片集成于所述半导体芯片内；[0022]所述半导体芯片的漏极输入节点作为所述斩波电路的输入节点；[0023]所述半导体芯片的输出节点与所述降压斩波外围电路的输入节点相连；[0024]所述降压斩波外围电路的输出节点作为所述斩波电路的输出节点；[0025]所述半导体芯片的第一栅极输入节点与所述CMOS逻辑驱动芯片中的第一CMOS的输出节点相连，所述半导体芯片的第二栅极输入节点与所述CMOS逻辑驱动芯片中的第二CMOS的输出节点相连；[0026]所述半导体芯片通过同步整流M0SFET的源极节点接地。[0027]第三方面，本发明实施例还提供了一种半导体芯片的制备方法，包括：[0028]提供P型的衬底；[0029]在所述衬底以上同时形成主控开关M0SFET的第一栅极结构、同步整流M0SFET的第二栅极结构，以及两个CMOS的栅极结构；[0030]在所述第一栅极结构以下的所述衬底中形成所述主控开关M0SFET的第一阱区，所述第一讲区为N型惨杂；[0031]在所述第一阱区中形成所述主控开关M0SFET的第二阱区，所述第二阱区为P型掺杂；[0032]在所述第二阱区形成所述主控开关M0SFET的第一源极区，所述第一源极区为N型惨杂；[0033]在所述第二阱区形成所述主控开关M0SFET的第一漏极区，所述第一漏极区为N型惨杂；[0034]在所述第二栅极结构以下的所述衬底中形成所述同步整流M0SFET的第二源极区，所述第二源极区为N型掺杂，通过欧姆接触连接至所述衬底；[0035]在所述第二栅极结构以下的所述衬底中形成所述同步整流M0SFET的第二漏极区，所述第二漏极区为N型掺杂；[0036]在每个CMOS的栅极结构以下所述衬底中形成一个N型的第三阱区；[0037]在每个所述第三阱区内形成PM0S的P型的第三源极区和P型的第三漏极区；[0038]在每个所述第三阱区中形成NM0S的P型的第四阱区；[0039]在每个所述第四阱区内形成NM0S的N形的第四源极区和N型的第四漏极区；以及[0040]形成金属互连线以使得：[0041]作为所述半导体芯片的第一预留接口的输出节点连接到所述第一源极区和所述第二漏极区，作为所述半导体芯片的第二预留接口的漏极输入节点连接到所述第一漏极区，所述半导体芯片的源极输入节点连接到所述衬底，每个所述CMOS的输出节点连接到该CMOS的所述PM0S的所述第三源极区和所述NM0S的所述第四漏极区，每个所述CMOS的栅极输入节点连接到该CMOS的所述PM0S的所述第三栅极结构和所述NM0S的所述第四栅极结构，每个所述CMOS的漏极输入节点连接到该CMOS的所述PM0S的所述第三漏极区，每个所述CMOS的源极输入节点连接到该CMOS的所述NM0S的所述第四源极区，一个CMOS的输出节点与所述主控开关M0SFET的所述第一栅极结构互连，另一个CMOS的输出节点与所述同步整流M0SFET的所述第二栅极结构互连。[0042]本发明实施例提供的用于斩波电路的单片集成半导体芯片及其制备方法，为了实现同步整流降压，在同一衬底上形成主控开关M0SFET、同步整流M0SFET、CM0S逻辑驱动芯片单片集成为一个半导体芯片，该半导体芯片通过金属互连线，使作为半导体芯片的第一预留接口的输出节点连接到主控开关M0SFET的第一源极区和同步整流M0SFET的第二漏极区，作为半导体芯片的第二预留接口的漏极输入节点连接到主控开关M0SFET的第一漏极区，半导体芯片的源极输入节点连接到同步整流M0SFET的第二源极区;CMOS逻辑驱动芯片中的第一CMOS的输出节点与主控开关M0SFET的第一栅极结构互连，第二CMOS的输出节点与同步整流M0SFET的第二栅极结构互连。[0043]这样，相较于现有通过外部连线连接且分别作为主控开关器件、同步整流器件的两个独立的M0SFET，本发明实施例中将主控开关M0SFET、同步整流M0SFET、CMOS逻辑驱动芯片采用单片集成的形式集成在同一块芯片上，可大大减少核心功率器件和驱动控制电路所占用的体积，减小斩波电路的体积，从而提高了开关电源的功率密度；而且，主控开关M0SFET与同步整流M0SFET之间、主控开关M0SFET与CMOS逻辑驱动芯片之间、以及同步整流M0SFET与CMOS逻辑驱动芯片之间均通过金属互连线连接，减小了寄生参数，可提高斩波电路的可靠性。附图说明[0044]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。[0045]图1示出了根据本发明一个实施例的一种用于斩波电路的单片集成半导体芯片截面示意图；[0046]图2示出了根据本发明一个实施例的另一种用于斩波电路的单片集成半导体芯片截面示意图；[0047]图3示出了根据本发明一个实施例的半导体芯片的结构示意图；[0048]图4示出了根据本发明一个实施例的斩波电路结构示意图；[0049]图5示出了根据本发明的一个实施例的斩波电路的降压斩波外围电路的结构示意图。具体实施方式[0050]以下将结合附图对本发明的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所得到的所有其它实施例，都属于本发明所保护的范围。[0051]如背景技术中所提到的，现有的方案存在斩波电路中主控开关器件和同步整流器件所占用的体积大问题。鉴于现有技术的上述缺陷，本发明实施例考虑，可以将斩波电路中主控开关M0SFET与同步整流M0SFET集成在同一块芯片上，以减少主控开关器件、同步整流器件所占用的体积，减小斩波电路的体积，从而提高开关电源的功率密度;并通过金属互连线将主控开关M0SFET与同步整流M0SFET进行连接，以减小寄生参数，提高斩波电路的可靠性。为了进一步减小斩波电路体积和寄生参数，还可以将驱动控制电路中的CMOS逻辑驱动芯片与主控开关M0SFET、同步整流M0SFET进行单片集成。[0052]下面结合附图详细说明本发明的技术方案。[0053]参考图1，其不出了根据本发明一个实施例的一种用于斩波电路的单片集成半导体芯片截面示意图。[00M]如图1所示，本发明实施例提供的半导体芯片，可以包括:P型的衬底丨〇、主控开关M0SFET20、同步整流M0SFET30和金属互连线。[0055]其中，主控开关M0SFET20可以包括：[0056]设置在衬底10以上的第一栅极结构201、设置在第一栅极结构201以下的衬底10中的N型的第一阱区202、设置在第一阱区202内的P型的第二阱区203、在第二阱区203内形成的N型的第一源极区204和N型的第一漏极区205。[0057]同步整流M0SFET30包括：[0058]设置在衬底10以上的第二栅极结构301、设置在第二栅极结构301以下的衬底10中的N型的第二源极区302和N型的第二漏极区3〇3,第二漏极区303通过欧姆接触连接至衬底10。[0059]金属互连线被配置用于使半导体芯片的输出节点连接到主控开关M0SFET20的第一源极区204和同步整流MOSFET30的第二漏极区303,半导体芯片的第一栅极输入节点连接到主控开关M0SFET20的第一栅极结构201，半导体芯片的第二栅极输入节点连接到同步整流MOSFET30的第二栅极结构301，半导体芯片的漏极输入节点连接到主控开关M0SFET20的第一漏极区205,半导体芯片的源极输入节点连接到衬底10。[0060]本发明实施例中，半导体芯片可以设置若干个预留接口，比如第一预留接口VSWVoltageSwitch，开关两端电压和第二预留接口Vin。其中，与主控开关攸《?£120的第一源极区204和同步整流M0SFET30的第二漏极区303连接的半导体芯片的输出节点可作为半导体芯片的第一预留接口VSW;而与主控开关M0SFET20的第一漏极区205连接的半导体芯片的漏极输入节点可作为半导体芯片的第二预留接口Vin。[0061]本发明实施例中，主控开关M0SFET20与同步整流M0SFET30均为N沟道M0SFET。[0062]主控开关M0SFET20的第一源极区204和第一漏极区205均为N型掺杂，P型掺杂的第二阱区203中位于第一源极区204和第一漏极区205之间的区域能够形成N型导电沟道；同步整流MOSFET30的第二源极区302和第二漏极区303均为N型掺杂，P型掺杂的衬底10中位于第二源极区302和第二漏极区303之间的区域能够形成N型导电沟道。[0063]实际应用中，衬底10为P型重掺杂，可用P+表示；第一阱区202为N型掺杂，可用N-WELL表示;第二阱区203为P型掺杂，可用P-WELL表示;主控开关M0SFET的第一漏极区205为N型低掺杂，可用N-LDD表示;主控开关M0SFET的第一源极区204为N型重掺杂，可用N+表示；同步整流M0SFET的第二源极区302为N型重掺杂，可用N+表示；同步整流M0SFET的第二漏极区303为N型低掺杂，可用N-LDD表示。[0064]本发明实施例中，半导体芯片中涉及的衬底、第一阱区、第二阱区、第一源极区、第一漏极区、第二源极区、第二漏极区的掺杂浓度，由本领域技术人员根据实际需求进行设置。实际应用中，半导体芯片可以在主控开关M0SFET的第一源极区外围设置高浓度N掺杂的N-SINKER沉降）区，以提供低阻通道从VSW到N-WELL。[0065]考虑P+衬底10与N-WELL第一阱区202之间形成的PN结可反向阻断电流。因此，本发明实施例中，主控开关M0SFET20的第一源极区204通过N型的第一阱区202与P型的衬底10形成的第一PN结，与同步整流MOSFET30的第二源极区302实现电隔离。当然，实际应用中，也可以在主控开关M0SFET20与同步整流MOSFEBO之间通过本领域技术人员常用的结构来进行电隔离。[0066]本发明实施例中，半导体芯片的漏极输入节点接输入电压Vin，半导体芯片的源极输入节点接地或VSS，半导体芯片的第一栅极输入节点和第二栅极输入节点分别接入不同的栅压。半导体芯片的输出节点VSW可以与各种外围电路构建不同的系统拓扑，具有很好的拓展性。[0067]实际应用中，主控开关MOSFET20采用的是横向结构，电流可以从半导体芯片的漏极输入节点Vin流入到主控开关MOSFET20的第一漏极区2〇5,经过第一栅极输入节点控制的导电沟道，流到主控开关MOSFET20的第一源极区204,通过金属连接从半导体芯片的输出节点VSW输出至外围电路，同时可从半导体芯片的输出节点VSW流到同步整流MOSFET30的第二漏极区303。[0068]同步整流M0SFET30采用的是垂直结构，电流可以从同步整流M0SFET30的第二漏极区303,经由第二栅极输入节点控制的导电沟道、同步整流MOSFET30的第二源极区302后，通过欧姆接触金属-P+注入区-衬底垂直地流到衬底1〇,并从衬底10—侧流出。[0069]从上面描述可以看出，在本发明实施例提供的半导体芯片中，针对现有占用体积大的问题，在同一衬底上形成主控开关M0SFET和同步整流M0SFET单片，并通过金属互连线集成为一个半导体芯片;该半导体芯片通过金属互连线，使半导体芯片的输出节点连接到主控开关MOSFET的第一源极区和同步整流MOSFET的第二漏极区，半导体芯片的第一栅极输入节点连接到主控开关MOSFET的第一栅极结构，半导体芯片的第二栅极输入节点连接到同步整流MOSFET的第二栅极结构，半导体芯片的漏极输入节点连接到主控开关MOSFET的第一漏极区，半导体芯片的源极输入节点连接到同步整流MOSFET的第二源极区。[0070]这样，相较于现有通过外部连线连接且分别作为主控开关芯片、同步整流芯片的两个独立的M0SFET，本发明实施例中将主控开关MOSFET与同步整流MOSFET采用单片集成的形式集成在同一块芯片上，可大大减少主控开关芯片、同步整流芯片所占用的体积，减小斩波电路的体积，从而提高了开关电源的功率密度。而且，主控开关MOSFET与同步整流MOSFET通过金属互连线连接，减小了寄生参数，可提高斩波电路的可靠性。[0071]基于图1所示实施例提供的半导体芯片，本发明实施例还提供了一种半导体芯片的制备方法，该方法可以包括：[0072]提供P型的衬底;在衬底以上同时形成主控开关MOSFET的第一栅极结构、同步整流MOSFET的第二栅极结构;在第一栅极结构以下的衬底中形成主控开关MOSFET的第一阱区，第一阱区为N型掺杂;在第一阱区中形成主控开关MOSFET的第二阱区，第二阱区为P型掺杂；在第二阱区形成主控开关MOSFET的第一源极区，第一源极区为N型掺杂;在第二阱区形成主控开关MOSFET的第一漏极区，第一漏极区为N型掺杂;在第二栅极结构以下的衬底中形成同步整流MOSFET的第二源极区，第二源极区为N型掺杂，通过欧姆接触连接至衬底;在第二栅极结构以下的衬底中形成同步整流MOSFET的第二漏极区，第二漏极区为N型掺杂;配置金属互连线，以使得:半导体芯片的输出节点连接到第一源极区和第二漏极区，半导体芯片的第一栅极输入节点连接到第一栅极结构，半导体芯片的第二栅极输入节点连接到第二栅极结构，半导体芯片的漏极输入节点连接到第一漏极区，半导体芯片的源极输入节点连接到衬底。[0073]更优地，考虑图1所示实施例提供的半导体芯片在工艺实现上可与MOSFET工艺流程基本兼容。因此，为了进一步提高斩波电路的功率密度，减小寄生参数，可以在虑图1所示实施例提供的半导体芯片上进一步集成用于驱动控制的CMOS逻辑驱动芯片。[0074]参考图2,其示出了根据本发明一个实施例的另一种用于斩波电路的单片集成半导体芯片截面示意图。[0075]如图2所示，本发明实施例提供的半导体芯片，除了可以包括图1所示实施例中的P型的衬底10、主控开关M0SFET20、同步整流M0SFET30和金属互连线，还包括：CMOSComplementaryMetalOxideSemiconductor，互补金属氧化物半导体逻辑驱动芯片。[0076]其中，主控开关M0SFET20包括：[0077]设置在衬底以上的第一栅极结构201、设置在第一栅极结构201以下的衬底10中的N型的第一阱区202、设置在第一阱区202中的P型的第二阱区203、在第二阱区203中形成的N型的第一源极区204和N型的第一漏极区205。[0078]同步整流MOSFET包括：[0079]设置在衬底以上的第二栅极结构301、设置在第二栅极结构301以下的衬底10中的N型的第二源极区302和N型的第二漏极区303，第二源极区通过欧姆接触连接至衬底10。[0080]CMOS逻辑驱动芯片可以包括:第一CMOS、第二CMOS。[0081]其中，所示第一CMOS、第二CMOS分别设置于衬底（10中的预先设置的两个第三阱区（401中。[0082]第一CMOS的输出节点与主控开关MOSFET2〇的第一栅极结构2〇1采用金属互连线互连，第二CMOS的输出节点与同步整流MOSFEBO的第二栅极结构301采用金属互连线互连。[0083]第一CMOS通过其所处的第三阱区401与衬底形成的第二PN结，与主控开关M0SFET隔离;第二CMOS通过其所处的第三阱区401与衬底形成的第三PN结与同步整流M0SFET隔离。[0084]金属互连线还被配置用于使得：[0085]作为半导体芯片的第一预留接口的输出节点连接到第一源极区204和第二漏极区303,作为半导体芯片的第二预留接口的漏极输入节点连接到第一漏极区205,半导体芯片的源极输入节点连接到衬底。[0086]本发明实施例中，主控开关M0SFET的第一源极区204可以通过第一阱区202与衬底10形成的第一PN结，与同步整流M0SFET的第二源极区3〇2电隔离。或者，可以在主控开关MOSFET20与同步整流MOSFET30之间通过本领域技术人员常用的结构来进行电隔离。[0087]本发明实施例中，第一CMOS与第二CMOS是具有相同结构的CMOS。每个CMOS可以包括:一个PM0SP型M0SFET和一个NM0SN型M0SFET。[0088]具体地，PM0S可以包括:设置在P型的衬底以上的第三栅极结构402、设置在第三阱区401中第三栅极结构402以下的区域形成的P型的第三源极区403和P型的第三漏极区404。[0089]NM0S可以包括:设置在P型的衬底10以上的第四栅极结构405、设置在第四栅极结构405以下在第三阱区402中形成的P型的第四阱区406、在第四阱区406中形成的N型的第四源极区407和N型的第四漏极区408。[0090]图2中示出的M0S为第一CMOS的结构示意图;第二CMOS的结构与第一CMOS的结构相同，设置于同步整流M0SFET的一侧。[0091]相应地，金属互连线还被配置用于使得CMOS的输出节点连接到PM0S的第三源极区403和NM0S的第四漏极区408,CMOS的栅极输入节点连接到PM0S的第三栅极结构401和NM0S的第四栅极结构405，CMOS的漏极输入节点连接到PM0S的第三漏极区404，CMOS的源极输入节点连接到NM0S的第四源极区407。[0092]基于图2所示半导体芯片界面示意图，参考图3,其示出了根据本发明一个实施例的半导体芯片的结构示意图。[0093]如图3所示，第一CMOS中的PM0S的源极区、第一CMOS中的NM0S的漏极区均通过金属互连线连接至主控开关M0SFET的第一栅极结构；第二CMOS的PM0S的源极区、第二CMOS的NM0S的漏极区均通过金属互连线连接至同步整流M0SFET的第二栅极结构。[0094]进一步地，第一CMOS的PM0S的漏极区通过金属互连线连接至VDD;第一CMOS的NM0S的源极区通过金属互连线连接至VSS;第二CMOS的PM0S的漏极区通过金属互连连接至VDD;第二CMOS的匪0S的源极区通过金属互连线连接至VSS;主控开关M0SFET的第一漏极区通过金属互连线连接至Vin;同步整流M0SFET的第二源极区通过金属互连线连接至VSS;主控开关M0SFET的第一源极区与同步整流M0SFET的第二漏极区通过金属互连线共同连接至VSW。[0095]从上面描述可以看出，在本发明实施例提供的用于斩波电路的单片集成半导体芯片中，提出在同一衬底上形成斩波电路的核心功率器件和CMOS逻辑驱动芯片，并通过金属互连线使得用于驱动控制主控开关的第一CMOS的输出节点与主控开关M0SFET的第一栅极结构连接，用于驱动控制同步整流的第二CMOS的输出节点与同步整流MOSFET的第二栅极结构连接。这样，相较于现有通过外部连线实现核心功率器件间的内部连接、核心功率器件与逻辑驱动芯片间的外部连接，不仅减少了大量的寄生参数，提高了斩波电路的可靠性;而且，将驱动控制电路中的CMOS逻辑驱动芯片与核心功率器件进行单片集成，大大减小了斩波电路的体积，提高了功率密度。[0096]基于图2所示实施例提供的半导体芯片，本发明实施例提供了另一种半导体芯片的制备方法，该方法可以包括：[0097]提供P型的衬底。[0098]在衬底以上同时形成主控开关MOSFET的第一栅极结构、同步整流MOSFET的第二栅极结构，以及两个CMOS的栅极结构。[0099]在第一栅极结构以下的衬底中形成主控开关MOSFET的第一阱区，第一阱区为N型掺杂;在第一阱区中形成主控开关MOSFET的第二阱区，第二阱区为P型掺杂;在第二阱区形成主控开关MOSFET的第一源极区，第一源极区为N型掺杂;在第二阱区形成主控开关MOSFET的第一漏极区，第一漏极区为N型掺杂。[0100]在第二栅极结构以下的衬底中形成同步整流MOSFET的第二源极区，第二源极区为N型掺杂，通过欧姆接触连接至衬底;在第二栅极结构以下的衬底中形成同步整流MOSFET的第二漏极区，第二漏极区为N型掺杂。[0101]在每个CMOS的栅极结构以下衬底中形成一个N型的第三阱区；[0102]在每个第三阱区内形成PM0S的P型的第三源极区和P型的第三漏极区；在每个第三阱区中形成NM0S的P型的第四阱区；在每个第四阱区内形成NM0S的N形的第四源极区和N型的第四漏极区。[0103]配置金属互连线以使得:作为半导体芯片的第一预留接口的输出节点连接到第一源极区和第二漏极区，作为半导体芯片的第二预留接口的半导体芯片的漏极输入节点连接到第一漏极区，半导体芯片的源极输入节点连接到衬底，每个CMOS的输出节点连接到该CMOS的PM0S的第三源极区和NM0S的第四漏极区，每个CMOS的栅极输入节点连接到该CMOS的PM0S的第三栅极结构和丽0S的第四栅极结构，每个CMOS的漏极输入节点连接到该CMOS的PM0S的第三漏极区，每个CMOS的源极输入节点连接到该CMOS的NM0S的第四源极区，一个CMOS的输出节点与主控开关MOSFET的第一栅极结构互连，另一个CMOS的输出节点与同步整流MOSFET的第二栅极结构互连。[0104]参考图4,其示出了根据本发明一个实施例的斩波电路结构示意图。[0105]如图4所示，本发明实施例提供的斩波电路可以包括:驱动控制电路501、降压斩波外围电路502和半导体芯片503。[0106]其中，半导体芯片的漏极输入节点作为斩波电路的输入节点；半导体芯片的输出节点与降压斩波外围电路的输入节点相连;降压斩波外围电路的输出节点作为斩波电路的输出节点；半导体芯片的第一栅极输入节点与驱动控制电路中的第一CMOS的输出节点相连，半导体芯片的第二栅极输入节点与驱动控制电路中的第二CMOS的输出节点相连;半导体芯片的源极输入节点接地。[0107]本发明实施例中，半导体芯片的漏极输入节点即半导体芯片的第二预留接口；半导体芯片的输出节点即半导体芯片的第一预留接口。[0108]本发明实施例中，半导体芯片可以是图1所示实施例提供的半导体芯片，该半导体芯片中未集成驱动控制电路501中用于驱动控制的CMOS逻辑驱动芯片。CMOS逻辑驱动芯片中的第一CMOS、第二CMOS分别通过外部连线与半导体芯片中的主控开关M0SFET、同步整流M0SFET连接。[0109]更优地，半导体芯片可以是图2所示实施例提供的半导体芯片，该半导体芯片中集成了驱动控制电路501中用于驱动控制的CMOS逻辑驱动芯片，即CMOS逻辑驱动芯片中的第一CMOS、第二CMOS集成于半导体芯片内。[0110]其中，CMOS逻辑驱动芯片中的第一CMOS、第二CMOS分别通过金属互连线与半导体芯片内的主控开关M0SFET、同步整流M0SFET连接。实际应用中，第一CMOS、第二CMOS分别设置于半导体芯片的衬底中的预先设置的两个第三阱区中；第一CMOS通过其所处的第三阱区与衬底形成的第二PN结，与主控开关M0SFET隔离;第二CMOS通过其所处的第三阱区与衬底形成的第三PN结，与同步整流M0SFET隔离。[0112]更优地，本发明实施例中，如图5所示，斩波电路的降压斩波外围电路可以包括:输出电感L、输出电容Cout和输入电容Cin。[0113]其中，输出电感的一端与半导体芯片的输出节点连接，另一端与输出电容的一端连接，且作为降压斩波外围电路的输出节点，用于接入负载。输出电容的另一端接地。输入电容的一端与半导体芯片的漏极输入节点连接，另一端接地。[0114]实际应用中，基于上述斩波电路，可以根据同步降压需求来控制半导体芯片中的主控开关M0SFET和同步整流M0SFET的开启关断状态。[0115]具体地，可以通过驱动控制电路使第一CMOS的输出节点向半导体芯片的第一栅极输入节点施加小于主控开关M0SFET的阈值电压的正向偏置电压，使得主控开关M0SFET处于正向阻断状态，通过驱动控制电路使第二CMOS的输出节点向半导体芯片的第二栅极输入节点施加小于同步整流M0SFET的阈值电压的正向偏置电压，使得同步整流M0SFET处于正向阻断状态。[0116]或者，通过驱动控制电路使第一CMOS的输出节点向半导体芯片的第一栅极输入节点施加连续变化的高低电平信号，使得主控开关M0SFET处于开启关断的连续变化状态，通过驱动控制电路使第二CMOS的输出节点向半导体芯片的第二栅极输入节点施加小于阈值电压的正向偏置电压，使得同步整流M0SFET处于正向阻断状态。[0117]或者，可以通过驱动控制电路使第一CMOS的输出节点向半导体芯片的第一栅极输入节点施加连续变化的高低电平信号，使得主控开关M0SFET处于开启关断的连续变化状态，通过驱动控制电路使第二CMOS的输出节点向半导体芯片的第二栅极输入节点施加连续变化的高低电平信号，使得同步整流M0SFET处于开启关断的连续变化状态，且主控开关M0SFET的开关状态与同步整流M0SFET的开关状态互补。[0118]最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制;尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

权利要求：1.一种用于斩波电路的单片集成半导体芯片，其特征在于，包括:p型的衬底（10、主控开关金属氧化物场效应晶体管M0SFET20、同步整流M0SFET30和CMOS逻辑驱动芯片及金属互连线；其中，所述主控开关M0SFET20包括：设置在所述衬底以上的第一栅极结构201、设置在所述第一栅极结构201以下的所述衬底（10中的N型的第一阱区（202、设置在所述第一阱区（202中的P型的第二阱区203、在所述第二阱区（203中形成的N型的第一源极区204和N型的第一漏极区（205;所述同步整流M0SFET包括：设置在所述衬底以上的第二栅极结构301、设置在所述第二栅极结构301以下的所述衬底（10中的N型的第二源极区302和N型的第二漏极区（303，所述第二源极区通过欧姆接触连接至所述衬底（10;所述CMOS逻辑驱动芯片包括：第一互补金属氧化物半导体CMOS、第二CMOS;所示第一CMOS、所述第二CMOS分别设置于所述衬底（10中的预先设置的两个第三阱区401中；所述第一CMOS的输出节点与所述主控开关M0SFET的所述第一栅极结构201采用金属互连线互连，所述第二CMOS的输出节点与所述同步整流M0SFET的所述第二栅极结构301采用金属互连线互连；所述第一CMOS通过其所处的第三阱区（401与所述衬底形成的第二PN结，与所述主控开关M0SFET隔离;所述第二CMOS通过其所处的第三阱区（401与所述衬底形成的第三PN结与所述同步整流M0SFET隔离；所述金属互连线被配置用于使得：作为所述半导体芯片的第一预留接口的输出节点连接到所述第一源极区（204和所述第二漏极区（303，作为所述半导体芯片的第二预留接口的漏极输入节点连接到所述第一漏极区（205，所述半导体芯片的源极输入节点连接到所述衬底。2.根据权利要求1所述的半导体芯片，其特征在于，所述主控开关M0SFET的所述第一源极区（204通过所述第一阱区（202与所述衬底10形成的第一PN结，与所述同步整流M0SFET的所述第二源极区（302电隔离。3.根据权利要求1所述的半导体芯片，其特征在于，所述第一CMOS与所述第二CMOS是具有相同结构的CMOS，每个CMOS包括:一个PM0S和一个NM0S;所述PM0S包括:设置在P型的所述衬底以上的第三栅极结构（402、设置在所述第三阱区（401中所述第三栅极结构4〇2以下的区域形成的P型的第三源极区（40¾和P型的第三漏极区404;所述NM0S包括:设置在P型的所述衬底（1〇以上的第四栅极结构405、设置在所述第四栅极结构405以下在所述第三阱区4〇2中形成的P型的第四阱区406、在所述第四阱区406中形成的N型的第四源极区407和N型的第四漏极区408;所述金属互连线还被配置用于使得：所述CMOS的输出节点连接到所述PM0S的所述第三源极区4〇3和所述NM0S的所述第四漏极区408，所述CMOS的栅极输入节点连接到所述PM0S的所述第三栅极结构402和所述NMOS的所述第四栅极结构405，所述CMOS的漏极输入节点连接到所述PMOS的所述第三漏极区404，所述CMOS的源极输入节点连接到所述NM0S的所述第四源极区4〇7。4.一种斩波电路，其特征在于，包括:驱动控制电路、降压斩波外围电路和如权利要求1-3任一所述的半导体芯片;其中，所述驱动控制电路中的CMOS逻辑驱动芯片集成于所述半导体芯片内；所述半导体芯片的漏极输入节点作为所述斩波电路的输入节点；所述半导体芯片的输出节点与所述降压斩波外围电路的输入节点相连；所述降压斩波外围电路的输出节点作为所述斩波电路的输出节点；所述半导体芯片的第一栅极输入节点与所述CMOS逻辑驱动芯片中的第一CMOS的输出节点相连，所述半导体芯片的第二栅极输入节点与所述CMOS逻辑驱动芯片中的第二CMOS的输出节点相连；所述半导体芯片通过同步整流M0SFET的源极节点接地。5.根据权利要求4所述的斩波电路，其特征在于，所述第一CMOS、所述第二CMOS分别设置于所述半导体芯片的衬底中的预先设置的两个第三阱区中；所述第一CMOS通过其所处的第三阱区与所述衬底形成的第二PN结，与所述主控开关M0SFET隔离；所述第二CMOS通过其所处的第三阱区与所述衬底形成的第三PN结，与所述同步整流M0SFET隔离。6.根据权利要求4或5任一所述的斩波电路，其特征在于，所述降压斩波外围电路包括：输出电感、输出电容和输入电容；所述输出电感的一端与所述半导体芯片的输出节点连接，另一端与所述输出电容的一端连接，且作为所述降压斩波外围电路的输出节点，用于接入负载；所述输出电容的另一端接地；所述输入电容的一端与所述半导体芯片的漏极输入节点连接，另一端接地。7.根据权利要求6所述的斩波电路，其特征在于，通过所述驱动控制电路使所述第一CMOS的输出节点向所述半导体芯片的第一栅极输入节点施加小于所述主控开关M0SFET的阈值电压的正向偏置电压，使得所述主控开关M0SFET处于正向阻断状态，通过所述驱动控制电路使所述第二CMOS的输出节点向所述半导体芯片的第二栅极输入节点施加小于所述同步整流M0SFET的阈值电压的正向偏置电压，使得所述同步整流M0SFET处于正向阻断状态;或者通过所述驱动控制电路使所述第一CMOS的输出节点向所述半导体芯片的第一栅极输入节点施加连续变化的高低电平信号，使得所述主控开关M0STOT处于开启关断的连续变化状态，通过所述驱动控制电路使所述第二CMOS的输出节点向所述半导体芯片的第二栅极输入节点施加小于所述阈值电压的正向偏置电压，使得所述同步整流M0SFET处于正向阻断状态;或者通过所述驱动控制电路使所述第一CMOS的输出节点向所述半导体芯片的第一栅极输入节点施加连续变化的高低电平信号，使得所述主控开关M0SFET处于开启关断的连续变化状态，通过所述驱动控制电路使所述第二CMOS的输出节点向所述半导体芯片的第二栅极输入节点施加连续变化的高低电平信号，使得所述同步整流mosfet处于开启关断的连续变化状态，且所述主控开关M0SFET的开关状态与所述同步整流M0SFET的开关状态互补。8.—种半导体芯片的制备方法，其特征在于，包括：提供P型的衬底；在所述衬底以上同时形成主控开关MOSFET的第一栅极结构、同步整流MOSFET的第二栅极结构，以及两个CMOS的栅极结构；在所述第一栅极结构以下的所述衬底中形成所述主控开关MOSFET的第一阱区，所述第—阱区为N型掺杂；在所述第一阱区中形成所述主控开关MOSFET的第二阱区，所述第二阱区为P型掺杂；在所述第二阱区形成所述主控开关MOSFET的第一源极区，所述第一源极区为N型掺杂；在所述第二阱区形成所述主控开关MOSFET的第一漏极区，所述第一漏极区为N型掺杂；在所述第二栅极结构以下的所述衬底中形成所述同步整流MOSFET的第二源极区，所述第二源极区为N型掺杂，通过欧姆接触连接至所述衬底；在所述第二栅极结构以下的所述衬底中形成所述同步整流MOSFET的第二漏极区，所述第二漏极区为N型掺杂；在每个CMOS的栅极结构以下所述衬底中形成一个N型的第三阱区；在每个所述第三阱区内形成PM0S的P型的第三源极区和P型的第三漏极区；在每个所述第三阱区中形成NM0S的P型的第四阱区；在每个所述第四阱区内形成NM0S的N形的第四源极区和N型的第四漏极区；以及配置金属互连线以使得：作为所述半导体芯片的第一预留接口的输出节点连接到所述第一源极区和所述第二漏极区，作为所述半导体芯片的第二预留接口的漏极输入节点连接到所述第一漏极区，所述半导体芯片的源极输入节点连接到所述衬底，每个所述CMOS的输出节点连接到该CMOS的所述PM0S的所述第三源极区和所述NM0S的所述第四漏极区，每个所述CMOS的栅极输入节点连接到该CMOS的所述PM0S的所述第三栅极结构和所述NM0S的所述第四栅极结构，每个所述CMOS的漏极输入节点连接到该CMOS的所述PM0S的所述第三漏极区，每个所述CMOS的源极输入节点连接到该CMOS的所述NM0S的所述第四源极区，一个CMOS的输出节点与所述主控开关MOSFET的所述第一栅极结构互连，另一个CMOS的输出节点与所述同步整流MOSFET的所述第二栅极结构互连。

百度查询： 湖南大学 一种用于斩波电路的单片集成半导体芯片及其制备方法

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