申请/专利权人：美商新思科技有限公司

申请日：2020-01-03

公开（公告）日：2021-08-20

公开（公告）号：CN113287170A

主分类号：G11C7/12(20060101)

分类号：G11C7/12(20060101);G11C7/18(20060101);G11C11/412(20060101);G11C11/413(20060101);H01L27/11(20060101)

优先权：["20190105 IN 201911000569"]

专利状态码：在审-实质审查的生效

法律状态：2022.01.25#实质审查的生效;2021.08.20#公开

摘要：公开了一种用于存储数据的集成电路的结构。该集成电路包括以静态随机存取存储器SRAM架构配置的位单元的存储器单元阵列。存储器单元阵列耦合到按行布置的字线，这些字线控制诸如读取操作和写入操作之类的操作。为了增强SRAM配置的读取感测裕度，位单元的读取端口可以包括驱动两个晶体管例如，PMOS晶体管和NMOS晶体管的字线以减少来自读取位线的数据相关电流泄漏。可以在集成电路中使用附加弱晶体管保持器配置以补偿来自读取位线的电流泄漏。例如，包括感测放大器、反相器和连接到供应电压VDD的NMOS的弱NMOS保持器通过弱NMOS保持器提供读取位线与VDD之间的路径。

主权项：1.一种用于存储数据的集成电路，包括：存储器单元阵列，包括具有静态随机存取存储器架构的位单元，其中所述位单元包括i写入端口和ii具有多个晶体管的读取端口；以及多个字线和位线，在所述存储器单元阵列中布置成行和列，使得所述多个字线和位线耦合到所述存储器单元阵列，其中所述多个晶体管中的第一晶体管耦合到至少i所述多个字线中的第一字线、ii所述多个位线中的第一位线、以及iii所述多个晶体管中的第二晶体管，其中所述第二晶体管还耦合到至少第三晶体管和第四晶体管，其中所述第三晶体管还耦合到至少所述写入端口和所述多个字线中的第二字线，以及其中所述第四晶体管还耦合到至少所述第二字线。

全文数据：

权利要求：

百度查询： 美商新思科技有限公司 增强读取感测裕度并使SRAM单元阵列的VDD最小

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