申请/专利权人：安徽大学

申请日：2022-09-28

公开（公告）日：2024-04-09

公开（公告）号：CN115565578B

主分类号：G11C11/413

分类号：G11C11/413;G11C8/08;G11C7/12

优先权：

专利状态码：有效-授权

法律状态：2024.04.09#授权;2023.01.20#实质审查的生效;2023.01.03#公开

摘要：本发明涉及集成电路设计领域，尤其涉及一种基于极性加固技术的抗辐射SRAM存储单元电路、芯片。本发明的基于极性加固技术的抗辐射SRAM存储单元电路采用NMOS晶体管N7、N8和PMOS晶体管P5、P6配合，并采用双字线WL1、WL2控制。本发明在保证单元抗SEU的情况下，相较于之前的RCPD‑14T单元，本单元在性能表现上存在部分提升，其中包括读延迟、读噪声容限。并且读噪声容限在0.8V‑1.2V工作电压中都有所提升，即本单元稳定性指标得到提升。

主权项：1.基于极性加固技术的抗辐射SRAM存储单元电路，包括：PMOS晶体管P1，P1的源极电性连接VDD；PMOS晶体管P2，P2的源极电性连接VDD；PMOS晶体管P3，P3的源极电性连接P1的漏极，P3的衬底电性连接VDD；PMOS晶体管P4，P4的源极电性连接P2的漏极，P4的栅极电性连接P3的漏极并设置主存储节点Q，P4的漏极电性连接P3的栅极并设置主存储节点QN，P4的衬底电性连接VDD；NMOS晶体管N1，N1的栅极电性连接P3的栅极，N1的源极电性连接VDD，N1的衬底电性连接VSS；NMOS晶体管N2，N2的栅极电性连接P4的栅极，N2的源极电性连接VDD，N2的衬底电性连接VSS；NMOS晶体管N3，N3的栅极电性连接P1的栅极、N1的漏极，N3的源极电性连接主存储节点Q，N3的漏极电性连接VSS；NMOS晶体管N4，N4的栅极电性连接P2的栅极、N2的漏极，N4的源极电性连接主存储节点QN，N4的漏极电性连接VSS；NMOS晶体管N5，N5的栅极电性连接N4的栅极，N5的源极电性连接N1的漏极并设置冗余存储节点S0，N5的漏极电性连接VSS；NMOS晶体管N6，N6的栅极电性连接N3的栅极，N6的源极电性连接N2的漏极并设置冗余存储节点S1，N6的漏极电性连接VSS；NMOS晶体管N7，N7的栅极电性连接字线WL1，N7的源极电性连接位线BL，N7的漏极电性连接冗余存储节点S1；NMOS晶体管N8，N8的栅极电性连接字线WL1，N8的源极电性连接位线BLB，N8的漏极电性连接冗余存储节点S0；其特征在于，所述基于极性加固技术的抗辐射SRAM存储单元电路还包括：PMOS晶体管P5，P5的栅极电性连接字线WL2，P5的源极电性连接位线BL，P5的漏极电性连接主存储节点Q；PMOS晶体管P6，P6的栅极电性连接字线WL2，P6的源极电性连接位线BLB，P6的漏极电性连接主存储节点QN；在读取数据阶段，若电路存储的数据为‘0’，则“Q=S1=0、QN=S0=1”，那么位线BL通过放电路径1、放电路径2向地放电，使得位线BL产生电压差，然后通过灵敏放大器读出数据，其中放电路径1为P5、N3，放电路径2为N7、N6；在读取数据阶段，若电路存储的数据为‘1’，则“Q=S1=1、QN=S0=0”，那么位线BLB通过放电路径3、放电路径4向地放电，使得位线BLB产生电压差，然后通过灵敏放大器读出数据，其中放电路径3为P6、N4，放电路径4为N8、N5；在写入数据阶段，若位线BL为高电平，位线BLB为低电平，那么通过P5、N7分别向Q与S1写“1”；在写入数据阶段，若位线BL为低电平，位线BLB为高电平，那么通过P6、N8分别向QN与S0写“1”。

全文数据：

权利要求：

百度查询： 安徽大学 基于极性加固技术的抗辐射SRAM存储单元电路、芯片

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