申请/专利权人：瑞萨电子株式会社

申请日：2022-06-21

公开（公告）日：2023-01-24

公开（公告）号：CN115642172A

主分类号：H01L29/06

分类号：H01L29/06;H01L29/78;H01L21/66;H01L21/336

优先权：["20210719 JP 2021-118820"]

专利状态码：在审-公开

法律状态：2023.01.24#公开

摘要：在处于晶圆状态的半导体设备中，元件区域和划线区域被限定在半导体衬底的一个主表面中。在元件区域中，垂直MOS晶体管形成为半导体元件。在划线区域中，限定了n型列区域和p型列区域。n型列电阻器形成在n型列区域中。p型列电阻器形成在p型列区域中。

主权项：1.一种半导体器件，包括：半导体衬底，具有：第一主表面，第一区域、第二区域和第三区域被限定在所述第一主表面中，以及，第二主表面，包括第一导电类型的衬底的第一导电类型区域被布置在所述第二主表面中；列结构，形成在所述半导体衬底中，所述列结构包括形成在所述第一区域中的第一列结构、形成在所述第二区域中的第二列结构、以及形成在所述第三区域中的第三列结构；以及背表面电极，形成在所述半导体衬底的所述第二主表面上，其中所述列结构包括：多个掩埋绝缘体，形成在所述半导体衬底中，所述多个掩埋绝缘体中的每个掩埋绝缘体形成为从所述第一主表面朝向所述第二主表面；所述第一导电类型的第一杂质区域，形成在所述半导体衬底中，并且形成为至少从位于距所述第一主表面的一定距离处的深度位置到所述第一导电类型区域；以及第二导电类型的第二杂质区域，形成在所述半导体衬底中，并且形成为至少从所述深度位置到所述第一导电类型区域，所述第二杂质区域与所述第一杂质区域和相应掩埋绝缘体中的每一者接触，其中，在所述第一列结构中：在平面图中，所述多个掩埋绝缘体在彼此相距一定距离处分别形成为岛形；所述第一杂质区域形成为从比所述深度位置更浅的位置到所述第一导电类型区域；并且第一电阻器由所述第一杂质区域形成，其中，在所述第二列结构中：在所述平面图中，所述多个掩埋绝缘体中的每个掩埋绝缘体形成为在第一方向上以条状延伸；所述第二杂质区域形成为从所述第一主表面到所述第一导电类型区域，并且与以条状延伸的所述相应掩埋绝缘体接触；并且第二电阻器由位于所述相应掩埋绝缘体的一个端部与以条状延伸的所述相应掩埋绝缘体的另一个端部之间的所述第二杂质区域形成，并且其中，在所述第三列结构中：半导体元件形成在所述半导体衬底中，电流在所述第一主表面与所述第二主表面之间传导通过所述半导体元件。

全文数据：

权利要求：

百度查询： 瑞萨电子株式会社 半导体器件和制造半导体器件的方法

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