申请/专利权人：深圳市元视芯智能科技有限公司

申请日：2020-05-08

公开（公告）日：2023-09-22

公开（公告）号：CN111654280B

主分类号：H03K19/0948

分类号：H03K19/0948;G06F7/501

优先权：

专利状态码：有效-授权

法律状态：2023.09.22#授权;2020.10.13#实质审查的生效;2020.09.11#公开

摘要：本发明公开了一种基于三输入TFET器件的一位全加器，包括第十四个TFET管，七个TFET管采用P型三输入TFET器件实现，七个TFET管采用N型三输入TFET器件实现，N型三输入TFET器件三个栅极中任意两个或三个接入的输入信号均为1时，N型三输入TFET器件的源极和漏极之间导通，P型三输入TFET器件三个栅极中任意两个接入或者三个接入的输入信号为0时，P型三输入TFET器件的源极和漏极之间导通；优点是电路结构较为简单，电路面积和功耗较小，速度较快。

主权项：1.一种基于三输入TFET器件的一位全加器，其特征在于包括第一TFET管、第二TFET管、第三TFET管、第四TFET管、第五TFET管、第六TFET管、第七TFET管、第八TFET管、第九TFET管、第十TFET管、第十一TFET管、第十二TFET管、第十三TFET管和第十四TFET管，所述的第一TFET管、所述的第三TFET管、所述的第五TFET管、所述的第七TFET管、所述的第九TFET管、所述的第十一TFET管和所述的第十三TFET管分别采用P型三输入TFET器件实现，所述的第二TFET管、所述的第四TFET管、所述的第六TFET管、所述的第八TFET管、所述的第十TFET管、所述的第十二TFET管和所述的第十四TFET管分别采用N型三输入TFET器件实现，所述的N型三输入TFET器件具有第一栅极、第二栅极、第三栅极、源极和漏极，当所述的N型三输入TFET器件的第一栅极、第二栅极、第三栅极中任意两个接入的输入信号为1，其他一个接入的输入信号为0时，或者三个接入的输入信号均为1时，所述的N型三输入TFET器件的源极和漏极之间导通，所述的P型三输入TFET器件具有第一栅极、第二栅极、第三栅极、源极和漏极，当所述的P型三输入TFET器件的第一栅极、第二栅极、第三栅极中任意两个接入的输入信号为0，其他一个接入的输入信号为1时，或者三个接入的输入信号均为0时，所述的P型三输入TFET器件的源极和漏极之间导通；所述的第一TFET管的源极、所述的第三TFET管的源极、所述的第五TFET管的源极、所述的第七TFET管的源极、所述的第九TFET管的源极、所述的第十一TFET管的源极和所述的第十三TFET管的源极均接电源，所述的第二TFET管的源极、所述的第四TFET管的源极、所述的第六TFET管的源极、所述的第八TFET管的源极、所述的第十TFET管的源极、所述的第十二TFET管的源极和所述的第十四TFET管的源极均接地，所述的第一TFET管的第一栅极、所述的第二TFET管的第一栅极、所述的第五TFET管的第一栅极、所述的第五TFET管的第二栅极、所述的第五TFET管的第三栅极、所述的第六TFET管的第一栅极、所述的第六TFET管的第二栅极、所述的第六TFET管的第三栅极、所述的第十一TFET管的第一栅极、所述的第十二TFET管的第二栅极连接且其连接端为所述的一位全加器的第一输入端，所述的一位全加器的第一输入端用于接入第一输入信号，所述的第一TFET管的第二栅极、所述的第二TFET管的第二栅极、所述的第七TFET管的第一栅极、所述的第八TFET管的第二栅极、所述的第九TFET管的第一栅极、所述的第九TFET管的第二栅极、所述的第九TFET管的第三栅极、所述的第十TFET管的第一栅极、所述的第十TFET管的第二栅极和所述的第十TFET管的第三栅极连接且其连接端为所述的一位全加器的第二输入端，所述的一位全加器的第二输入端用于接入第二输入信号，所述的第一TFET管的第三栅极、所述的第二TFET管的第三栅极、所述的第七TFET管的第二栅极、所述的第八TFET管的第三栅极、所述的第十一TFET管的第二栅极、所述的第十二TFET管的第三栅极、所述的第十三TFET管的第二栅极和所述的第十四TFET管的第二栅极连接且其连接端为所述的一位全加器的进位输入端，所述的一位全加器的进位输入端用于接入低位输出的进位信号，所述的第一TFET管的漏极、所述的第二TFET管的漏极、所述的第三TFET管的第一栅极、所述的第三TFET管的第二栅极、所述的第三TFET管的第三栅极、所述的第四TFET管的第一栅极、所述的第四TFET管的第二栅极和所述的第四TFET管的第三栅极连接，所述的第三TFET管的漏极和所述的第四TFET管的漏极连接且其连接端是所述的一位全加器的进位输出端，用于向高位输出进位信号，所述的第五TFET管的漏极、所述的第六TFET管的漏极、所述的第七TFET管的第三栅极和所述的第八TFET管的第一栅极连接，所述的第七TFET管的漏极、所述的第八TFET管的漏极、所述的第十三TFET管的第一栅极和所述的第十四TFET管的第三栅极连接，所述的第九TFET管的漏极、所述的第十TFET管的漏极、所述的第十一TFET管的第三栅极和所述的第十二TFET管的第一栅极连接，所述的第十一TFET管的漏极、所述的第十二TFET管的漏极、所述的第十三TFET管的第三栅极和所述的第十四TFET管的第一栅极连接，所述的第十三TFET管的漏极和所述的第十四TFET管的漏极连接且其连接端为所述的一位全加器的和输出端，所述的一位全加器的和输出端用于输出和信号。

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