申请/专利权人：成都市晶蓉微电子有限公司

申请日：2024-01-11

公开（公告）日：2024-02-13

公开（公告）号：CN117555515A

主分类号：G06F7/527

分类号：G06F7/527;G06F7/498

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.03.01#实质审查的生效;2024.02.13#公开

摘要：本发明公开了一种用于平衡性能与面积的数字ASIC串并结合乘法器，包括串行乘法计数器模块、操作数多路选择模块和并行乘法器模块，所述串行乘法计数器模块、操作数多路选择模块和并行乘法器模块依次连接，其中，串行乘法计数器模块在每个时钟周期内产生递增的数字点数，并作为选择条件控制操作数多路选择模块输出乘数和被乘数，所述并行乘法器模块接收乘数和被乘数完成乘法计算并输出乘法结果。本发明可有效弥补串行乘法器和并行乘法器在运算速度以及面积方面的不足，适用于数字ASIC设计中需要对性能与面积作专用定制的电路。

主权项：1.一种用于平衡性能与面积的数字ASIC串并结合乘法器，其特征在于，包括串行乘法计数器模块、操作数多路选择模块和并行乘法器模块，所述串行乘法计数器模块、操作数多路选择模块和并行乘法器模块依次连接，其中，串行乘法计数器模块在每个时钟周期内产生递增的数字点数，并作为选择条件控制操作数多路选择模块输出乘数和被乘数，所述并行乘法器模块接收乘数和被乘数完成乘法计算并输出乘法结果。

全文数据：

权利要求：

百度查询： 成都市晶蓉微电子有限公司 一种用于平衡性能与面积的数字ASIC串并结合乘法器

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